专利名称：一种ic存储卡的制作方法
技术领域：
本实用新型涉及一种半导体集成电路，尤其是涉及一种IC存储卡。
背景技术：
存储卡是一种具有微处理器及数据信息处理能力的新型存储工具，存储卡的核心是其中一个具有中央处理器集成电路芯片，及由随机存储器(以下简称RAM)、只读存储器(以下简称ROM)、电可擦除电可编程存储器(以下简称EEPROM)和几十个字节的可编程ROM(以下简称PROM)构成的内存。通过其片内操作系统(以下简称COS)组成的监控程序，将所有的数据有机结合，形成文件系统，可以完成各特定功能。
从七十年代以来，储存卡内部的基本结构多年来始终是由CPU，ROM，RAM，EEPROM等部件组成的一个完整的计算系统，其中ROM用作COS程序代码的载体。数据主存储器则采用EEPROM，这种传统结构存在着许多不利之处COS使用ROM方式存储，一旦作完掩膜后，就不能再更改。因为ROM存储是依靠芯片物理特性存储数据，如果开发商或用户想修改COS，就必须要重新制作掩膜，不仅使费用大大增加，更延长了开发周期，并且由于ROM是依靠硅片物理特性存储数据的，现在使用普通的半导体逆向分析工程，可以获取原来存储的代码。此外，因为ROM存储是不可修改的，而在某些特殊应用场合，用户希望卡片售出后仍然可以对加密算法或其他程序实施升级，即在线升级或在线可编程，使用ROM则是不可能实现的。
数据主存储器传统上采用EEPROM。它具有制作工艺相对简单，存储数据稳定可靠，可字节擦写，但是EEPROM体积偏大，在用于大于128K字节的存储要求来说，其体积过大而难于制作。
一般的存储卡执行指令的方式是顺序执行，也就是说，按照输入指令先后的顺序，一条接一条的执行，后一条指令必须等到前一条指令执行结束才可以开始执行，指令执行的效率不是很高。
传统的闪速IC存储卡是通过多根地址线和并行输入输出接口对存储器的数据进行随机访问，但是随着存储容量的扩大，数据总线位数的增加，所需要的地址输入和数据输入输出引脚数目也不断增加。假如主存储器容量为4M比特，数据总线宽度8位的话，那么需要19位的地址引脚，16位的输入输出引脚。
发明内容
本实用新型提供一种IC存储卡，旨在克服存储数据不能修改；存储体积过大；指令执行的效率不高以及数据输入输出引脚数目增加的技术问题。
为实现本实用新型，本实用新型的技术方案包括主存储单元，比较单元，第一控制单元和包括其内的第一指令寄存单元，第二控制单元和包括其内的第二指令寄存单元，选通单元，第一缓冲单元，第二缓冲单元，输入输出接口单元；所述输入输出接口单元一端通过所述第一指令寄存单元与所述第一控制单元双向相连，第一控制单元的输出一端通过所述第二指令寄存单元与第二控制单元相连，另一端与所述选通单元相连；第二控制单元的输出一端与所述比较单元相连，另一端与所述选通单元相连；选通单元的输出一端与输入输出接口单元相连，另一端与比较单元双向相连，第三端与所述主存储单元双向相连，第四端与所述第一缓冲单元双向相连，第五端与所述第二缓冲单元双向相连；所述输入输出接口单元的第二端与第一缓冲单元双向相连，第三端与第二缓冲单元双向相连，第四端与主存储单元双向相连；第一缓冲单元的输出一端与比较单元双向相连，另一端与主存储单元双向相连；第二缓冲单元的输出一端与比较单元双向相连，另一端与主存储单元双向相连。
所述主存储单元是包括其内的编程单元的闪速存储单元，所述第一缓冲单元和第二缓冲单元是静态随机存储单元，所述输入输出接口单元是支持串行通讯协议的接口单元，所述第一控制单元和第二控制单元是基于两个不同时钟环境的控制单元。
本实用新型的有益效果为与ROM相比较，闪速存储单元在系统中电可擦除和可重复编程；与EEPROM相比较，闪速存储单元具有成本低、密度大的特点；由于使用了双缓冲单元的结构，通过合理设计指令系统，控制单元及数据通路，可以实现指令的并行执行，从而提高指令的执行效率，加快数据访问的速度；相比传统的并行接口闪速IC存储卡，用于数据总线输入输出接口只有两个，输入和输出，专用的地址引脚可以全部省略，所有的指令，地址以及数据均由输入引脚输入，也就是说只需要两个引脚就可以满足地址数据输入输出的需要。
图1是电路模块功能逻缉框图；图2是IC存储卡的数据通路图；图3是指令的伪流水线执行模式；图4是指令执行流程图；图5是IC存储卡的指令列表；具体实施方式
以下结合附图对本实用新型作详细描述如图1所示本实用新型的技术方案包括主存储单元1，比较单元2，第一控制单元3和包括其内的第一指令寄存单元31，第二控制单元4和包括其内的第二指令寄存单元41，选通单元5，第一缓冲单元6，第二缓冲单元7， 输入输出接口单元8；所述输入输出接口单元8一端通过所述第一指令寄存单元31与所述第一控制单元3双向相连，第一控制单元3的输出一端通过所述第二指令寄存单元41与第二控制单元4相连，另一端与所述选通单元5相连；第二控制单元4的输出一端与所述比较单元2相连，另一端与所述选通单元5相连；选通单元5的输出一端与输入输出接口单元8相连，另一端与比较单元2双向相连，第三端与所述主存储单元1双向相连，第四端与所述第一缓冲单元6双向相连，第五端与所述第二缓冲单元7双向相连；所述输入输出接口单元8的第二端与第一缓冲单元6双向相连，第三端与第二缓冲单元7双向相连，第四端与主存储单元1双向相连；第一缓冲单元6的输出一端与比较单元2双向相连，另一端与主存储单元1双向相连；第二缓冲单元7的输出一端与比较单元2双向相连，另一端与主存储单元1双向相连。
指令输入后，设备可以将指令暂时存于第一指令寄存单元31或者第二指令寄存单元41，通过比较单元2，A类的指令被送往第二控制单元4执行，B类指令被送往第一控制单元3执行，第一控制单元产生的控制信号通过选通单元5送往第一缓冲单元6，第一缓冲单元6再跟主存储单元1进行数据通讯，第二控制单元产生的控制信号通过选通单元5送往第二缓冲单元7，第二缓冲单元7再跟主存储单元1进行数据通讯；指令输入后，设备还可以通过比较单元2直接与主存储单元1进行数据通讯；同时，用户也可以通过输入输出接口8分别的访问第一缓冲单元6，第二缓冲单元7中存储的数据。
所述主存储单元1是包括其内的编程单元11的闪速存储单元，所述第一缓冲单元6和第二缓冲单元7是静态随机存储单元，所述输入输出接口单元8是支持串行通讯协议的接口单元，所述第一控制单元3和第二控制单元4是基于两个不同时钟环境的控制单元。
控制单元产生的控制信号通过选通单元控制系统总线的数据流向，确保在两个指令同时运行时系统资源之间的数据通讯不发生错误。控制单元设计的主要思想是采用两个时钟系统，一个为用户输入的外部时钟系统，另一个是芯片内部的时钟发生器产生的时钟系统，以这两个时钟系统，设计两个基于异步时钟的控制单元，从而保证两个控制单元在执行指令期间不互相影响。其中第一控制单元3用于执行B类指令，第二控制单元4用于执行A类指令。当不执行A类指令时，将内部时钟发生器关闭，以降低功耗，在有A类指令需要执行时，系统自动开启内部时钟发生器，使A类指令正常执行，执行结束时时钟发生器又自动关闭。
所述编程单元11是支持以页和块为操作对象的指令格式为8位指令编码的24位存储地址的若干位数据的且使指令的每位依次通过单独一根引脚串行输入的可用软件进行修改的操作系统的编程单元。
所述主存储单元1是容量4M比特的储存单元分为4块的每块128页的每页1024字节的起始64页有写保护功能以及编程单元11为64K的闪速存储器，第一缓冲单元6和第二缓冲单元7各为容量1024k字节的静态随机存储器。
如图2所示用户访问主存储单元1主要有三种途径。第一是直接通过输入输出接口单元8与主存储单元进行数据通讯，第二是间接通过第一缓冲单元6与主存储单元1进行数据通讯，第三是间接通过第二缓冲单元7与主存储单元1进行数据通讯。同时，用户也可以通过输入输出接口单元8分别的访问两个缓冲单元中存储的数据。具体数据通路的选择由用户输入的指令确定。
如图3所示用户输入的指令根据操作的对象，可以分为两类，称之为A类和B类。这两类的指令可以单独执行，也可以在A类指令执行期间，系统仍然可以接受并执行的无冲突的B类指令，对该期间输入的有冲突的指令则实现自动屏蔽。通过使用这种伪流水线，提高了指令执行的效率，缩短了存储卡读写数据的时间。为了实现这样的流水线，硬件电路方面采用了双缓冲单元的结构。在其中某一个缓冲单元与主存储单元交换数据的时候，外部设备仍然可以与另一个缓冲单元进行数据通讯。一种典型的应用就是，外部设备发送数据到第一缓冲单元6，然后第一缓冲单元6往主存储单元写入数据，在此同时，外部设备发送数据到第二缓冲单元7，在第一缓冲单元6写主存储单元结束后，紧接着第二缓冲单元7往主存储器写入数据，同时，外部设备发送数据到第一缓冲单元6，这样循环操作，可以将数据在更短的时间内写入主存储单元。
如图4所示每条指令的都是由引脚低有效的片选输入(以下简称CS)的下降沿开始，指令首先通过输入输出串行接口输入设备，每条指令的操作码为8位，输入计数至8时，设备对输入的操作码进行译码，同时作出判断，如果当前没有A类指令运行，那么设备开始运行该指令。如果当前有A类指令正在运行，那么判断输入的指令是否会与正在运行中的指令发生冲突，没有冲突的指令将被执行，有冲突的指令将被丢弃，同时设备跳到指令运行结束的状态。这里的冲突主要是系统资源冲突。系统资源冲突就是当这两条指令要同时访问同一个系统资源时，(所谓的资源就比如静态随机存储单元，闪速存储单元等硬件设备)，就产生了资源冲突。判断冲突的主要设计思想是在有A类指令运行时，系统为每一个资源作上标记，表明该资源是否处于工作状态，当系统接受到B类指令时，通过译码可以判断该B类指令是否需要访问正在工作的资源，是的话，则认为该指令为有冲突指令，设备将丢弃该指令，不于执行；否则认为该指令合法，继续执行该条指令。指令执行开始首先输入24位起始地址，紧接着是输入数据，数据输入以高位作为起始位，每输入8位，设备内部的地址寄存器自增一，这样周而复始，直至所有的数据输入并存贮完成。用户要结束输入数据，需要停止引脚串行时钟上的时钟信号，在引脚CS的上升沿来临时，设备认为一条B类指令执行结束。同时开始启动内部时钟，运行A类指令，通常A类指令的运行时间比较长。在此期间，设备可以继续接受指令，重复上述过程。
如图5所示主储存单元容量4M比特，储存单元分为4块，每块128页，每页1024字节，起始64页有写保护功能。指令操作的对象可以是单个字节，也可以是页，甚至是块。该存储卡提供了丰富的指令系统，可以满足用户对储存卡的各种操作要求，同时专门设计的指令系统更是方便了用户操作。指令具体格式为8位指令编码，24位存储地址，若干位数据；指令由通用输入端SI串行输入。在读指令方面，除了提供一般存储卡支持的页读，读第一缓冲单元6或第二缓冲单元7，读状态寄存器之外，该发明还提供了一个功能强大的读连续阵列指令。在保证外部时钟不停止的情况下，该指令可以从随机指定的任意起始地址开始，按照地址递增依次从主存储单元1中读出数据，直到外部时钟停止。该指令不受页或块边界的限制，读到存储单元最后一个地址时，自动跳回首地址。通过这条指令，用户只需仅仅一个指令，就可以读出整个存储单元的内容。在擦写指令方面，该储存卡提供的都是针对页或块的指令，合理使用这些指令的组合可以加快存储卡的擦写速度。此外，为了保证存储卡擦写的正确性，该存储卡还提供了数据比较和自动重写两条指令。
权利要求1.一种IC存储卡，包括比较单元(2)，第一控制单元(3)和包括其内的第一指令寄存单元(31)，第二控制单元(4)和包括其内的第二指令寄存单元(41)，选通单元(5)，其特征在于还包括主存储单元(1)，第一缓冲单元(6)，第二缓冲单元(7)，输入输出接口单元(8)；所述输入输出接口单元(8)一端通过所述第一指令寄存单元(31)与所述第一控制单元(3)双向相连，第一控制单元(3)的输出一端通过所述第二指令寄存单元(410与第二控制单元(4)相连，另一端与所述选通单元(5)相连；第二控制单元(4)的输出一端与所述比较单元(2)相连，另一端与所述选通单元(5)相连；选通单元(5)的输出一端与输入输出接口单元(8)相连，另一端与比较单元(2)双向相连，第三端与所述主存储单元(1)双向相连，第四端与所述第一缓冲单元(6)双向相连，第五端与所述第二缓冲单元(7)双向相连；所述输入输出接口单元(8)的第二端与第一缓冲单元(6)双向相连，第三端与第二缓冲单元(7)双向相连，第四端与主存储单元(1)双向相连；第一缓冲单元(6)的输出一端与比较单元(2)双向相连，另一端与主存储单元(1)双向相连；第二缓冲单元(7)的输出一端与比较单元(2)双向相连，另一端与主存储单元(1)双向相连。
2.根据权利要求1所述的一种IC存储卡，其特征在于所述主存储单元(1)是包括其内的编程单元(11)的闪速存储单元；所述第一缓冲单元(6)和第二缓冲单元(7)是静态随机存储单元，所述输入输出接口单元(8)是支持串行通讯协议的接口单元，所述第一控制单元(3)和第二控制单元(4)是基于两个不同时钟环境的控制单元。
3.根据权利要求2所述的一种IC存储卡，其特征在于所述编程单元(11)是支持以页和块为操作对象的指令格式为8位指令编码的24位存储地址的若干位数据的且使指令的每位依次通过单独一根引脚串行输入的可用软件进行修改的操作系统的编程单元。
4.根据权利要求2所述的一种IC存储卡，其特征在于所述主存储单元(1)是容量4M比特的储存单元分为4块的每块128页的每页1024字节的起始64页有写保护功能以及编程单元(11)为64K的闪速存储器，第一缓冲单元(6)和第二缓冲单元(7)各为容量1024k字节的静态随机存储器。
专利摘要一种IC存储卡，其主存储单元及编程单元均采用闪速存储单元，两个静态随机存储单元，串行输入输出接口，指令输入后，设备将指令暂时存于指令寄存单元，A类的指令被送往控制单元二执行，B类指令被送往控制单元一执行，执行期间，控制单元产生的控制信号通过选通器控制系统总线的数据分别流向两个静态随机存储单元，确保在两个指令同时运行时系统资源之间的数据通讯不发生错误。该卡可以降低芯片成本，提高扩容升级方便性，加快指令执行效率，以及方便用户修改数据，可应用在数据采集卡、报税机、出租车计价器、读卡机、税控加油机、MP3等方面。
文档编号G06K19/067GK2601433SQ0322872
公开日2004年1月28日 申请日期2003年2月9日 优先权日2003年2月9日
发明者尚为兵, 王丞, 印义言 申请人:上海华园微电子技术有限公司