专利名称：具有观测部件的多处理器系统的制作方法
技术领域：
本发明涉及一个包括存储单元、输入/输出单元和一个中央总线系统的多处理器系统，其中输入/输出单元借助直接存储器存取经由中央总线系统存取存储单元。
为管理由处理器日益增长的效率自身不能解决的对处理器系统持续增长的计算能力的需求，使用多处理器系统，其中要处理的进程划分为分任务，以便能够进行并行的而且因此是加速的处理。
对于该处理的效率除别的事项外重要的是在单个处理单元之间的通信。这必须尽可能有效地进行，也即意味着必须使用于数据交换的开销最小化。
一种通常的通信形式是通过公共存储单元的数据交换，其中，一个处理单元在一个预先定义的存储区存储要传输的数据，从那里这些数据由接收单元读取。这一读取过程的触发可以在均匀结构化的进程中周期地反复、或者通过中断实现。后一种方法首先在外设部件和一个或者多个处理器之间的通信中使用，以便处理器动作与非周期的并因此是不可预见的数据接收同步。
此时当前运行的程序被中断而调用一个特殊的中断处理程序(中断处理器)，后者检查真实的数据是否存在和执行数据接收。在单一外设单元例如一个输入/输出单元把数据向多个处理器传输并为此只产生一个非特殊的中断的系统中，在每次中断时，每个处理器必须中断它当前的程序，以便确定该数据是否是为它规定的。在要处理的数据量很大的通信技术中应用时，将因此极大降低多处理器系统的能力。此外，这一点之所以也具有特别的意义，是因为在计划一个系统时必须考虑最坏的情况，并因此必须为该系统计划相应的安全预留。
因此本发明的任务在于，提供一种能够以有效方式进行中断处理的解决方案。
根据本发明，该任务由一个在开始时提到的那种多处理器系统解决，在该多处理器系统中提供一个总线观测部件，其中该总线观测部件在输入/输出单元通过中央总线系统向存储单元进行写/读存取时监视、分析由该输入/输出单元产生的存储地址，并根据该地址产生对单个处理器的中断。
现代(RISC)处理器为识别和处理中断最多只需几μs(离开当前程序，保存寄存器数据，堆栈交换…和恢复)时间。
然而因为在象计算机网络这样的包传输系统中在很高的数据速率的场合会出现很大数目的中断，所以通过本发明把由输入/输出单元产生的中断负荷向处理器分配，就是说，每个处理器只在有它的数据存在时才得到中断。由此也避免处理器的不必要的总线存取，而更加提高多处理器系统的效率。
当中央总线系统按照PCI标准构建时是有利的。PCI(外设部件互联)是用于本地数据总线系统的标准，亦即用于微处理器的直接连接。该标准在脉冲速率为33/133MHz时具有132-1064兆字节/秒的通过量。总线宽度为32/64位。
对此作为另外可选择的方案可以考虑这样另外的总线系统，其给总线观测部件提供确定的存储地址使用。属于此的例如有按照下面标准的总线系统RAPID I/O、像用于Risc PowerPC处理器的PPC60x-总线协议或者MPX总线协议的本地处理器总线系统。
当输入/输出单元通过中央总线系统借助于直接存储器存取(DMA)进行存储单元的存取时是适宜的。
DMA表示直接存储器存取的一种特殊方式，在这种方式中存储器存取不由分配给该存储器的处理器执行，而是由一个固有的DMA-部件执行。这种方法比当处理器必须自身进行存储器存取时快。
当总线观测部件作为应用特定的集成电路(ASIC)实现时是适宜的。ASIC比标准部件安装面积小，功率消耗少。
对此作为另外可选择的方案还可以使用现场可编程门阵列实现总线观测部件，这是一种特别是提供少电路块数目的解决方案。
作为处理器亦即作为数据处理单元，可以使用按照RISC原理亦即具有精简指令集的标准处理器、或者CISC-处理器、信号处理器或者相应编程的ASIC。
根据一幅附图
详细说明本发明，该附图是表示根据本发明的多处理器系统的一个实施例的框图。
图示多处理器系统除处理器CPU1、CPU2、…CPUn外，还包括存储单元M1、M2、…Mn，输入/输出单元I/O，中央总线系统CB，以及根据本发明的总线观测部件BS。
未图示的有对于执行功能所需要的但是可想到的像电源、脉冲发生器TS、用于显示操作状态和用于编程电路板和监视设备的用户接口。
为存储组件特定的数据可以提供一个用EEPROM实现的永久存储器。在一个另外的、用ROM或者闪存元件构造的永久存储器中可以实现用于控制处理器启动的微控制器。
作为存储器M提供32兆字节的SDRAM，其用每个有最小存储容量32兆字节的DRAM或者SDRAM存储单元装备。
市售输入-输出组件大多数自身只有一个唯一的中断可用，因此它必须通过一个所谓的PCI-桥为所有处理器公用。PIC-标准对每一总线定义了另外4个中断源，它们每次分配给一个输入输出单元I/O。如果给一个PCI总线提供多个输入输出单元I/O，则必须强制把它们分配给一个PCI中断。
所有普通的(快的)输入输出单元I/O都具有DMA功能，亦即它们都能不依赖处理器把数据从存储器M1、M2、…Mn为处理而加载或者在那里存储。此外，状态信息同样常常借助DMA向确定的存储器位置存储，因为在现代的总线系统中写操作比读操作快得多。以此处理器然后可以从该(快速)存储器直接读出这些信息。
这些DMA存取借助总线观测部件BS被监视和分析，并按照所涉及的存储器地址为一个规定的处理器产生一个相应的中断IRQ1、IRQ2、…、IRQn，并通过一个也可以集成在该处理器中的中断部件向该处理器转发。
通过一个适当的存储器布局、即存储器区域向单个处理器的分配，可以使对总线观测部件BS的逻辑的需求保持在低的水平。
本实施例作为用于在按照ATM 25标准的调制解调器连接和按照以太网标准的局域网中的用户之间交换数据的网关使用。该网关的任务包括使用数据(有效负载)、以及用于呼叫处理的重要数据的转换，所谓用于呼叫处理的重要数据指用于建立、拆除和控制连接的重要的信息和用于保证业务特征或服务特征(维护)的功能的信令数据。
数据通过一个ATM(异步传输方式)-连接从调制解调器池卡独立地通过ATM25(速率为25.6Mbps的ATM传输)和一个ATM交换机接收，由多个处理器处理并通过多个以太网接口向一个以太网交换机续传，其中每一处理器独立于其他处理器处理它的数据包。一个处理器处理所有的呼叫处理和维护数据，而其他处理器处理有效负载数据包。
输入/输出单元在这一场合是一个具有自己的PIC-接口和DMA功能的ATM-SAR组件。给每一处理器分配一个自己的存储器，它可以通过分配给每一处理器的PIC-桥由输入/输出单元I/O读和写。总线观察单元在64位宽的PCI-总线上观察地址信息并由此产生用于各处理器的中断。
权利要求
1.多处理器系统，包括存储单元(M1，M2，...Mn)、输入/输出单元(I/O)和一个中央总线系统(CB)，其中输入/输出单元借助直接存储器存取通过中央总线系统对存储单元进行存取，其特征在于，提供一个总线观测部件(BS)，该总线观测部件(BS)在输入/输出单元通过中央总线系统对存储单元进行一次读/写存取时监视和分析从输入/输出单元产生的存储器地址，并根据该地址产生对单个处理器的中断(IRQ1，IRQ2，...IRQn)。
2.根据权利要求1所述的多处理器系统，其特征在于，作为输入/输出单元提供一个用于以太网的接口驱动器。
3.根据权利要求1或2所述的多处理器系统，其特征在于，中央总线系统是按照PCI标准构造的。
4.根据权利要求1到3中之一所述的多处理器系统，其特征在于，总线观测部件(BS)作为应用特定的集成电路实现。
5.根据权利要求1到3中之一所述的多处理器系统，其特征在于，总线观测部件(BS)作为现场可编程门阵列实现。
全文摘要
本发明涉及一个多处理器系统，它包括存储单元(M)、输入/输出单元(I/O)和一个中央总线系统(CB)，其中输入/输出单元借助直接存储器存取通过中央总线系统对存储单元进行存取，其中，提供一个总线观测部件(BS)，该总线观测部件(BS)在输入/输出单元通过中央总线系统对存储单元进行一次读/写存取时监视和分析从输入/输出单元产生的存储器地址，并根据该地址产生对单个处理器的中断。由此可以在并行处理任务时提高计算能力。
文档编号G06F13/32GK1650275SQ03809610
公开日2005年8月3日 申请日期2003年4月15日 优先权日2002年4月29日
发明者W·图帕 申请人:西门子公司