专利名称：二进制加法器电路及生产其中使用的进位逻辑电路的方法
技术领域：
本发明一般涉及二进制加法器电路，并尤其涉及数字处理器中使用的快速二进制加法器电路。
背景技术：
现代处理器(例如微处理器)通常包括一些二进制加法器电路(即“加法器”)。例如，在执行加减乘除的整数算术逻辑单元(ALU)中通常使用一个加法器。浮点处理器可包括两个加法器一个用于处理尾数，另一个用于处理指数。可使用附加加法器以计算内存存取和转移指令的相对地址。
在许多处理器设计中，ALU中执行加法运算所需的时间限制了处理器的速度。一般而言，二进制加法器是现代处理器的性能要求高的组件。而且，随着处理器时钟信号频率增加且周期减小，在处理器时钟信号的单个循环期间，实现能产生和以及进位信号的“宽”加法器(例如64位加法器)变得格外困难。
虽然以动态逻辑实现的加法器计算和以及进位信号可快于静态逻辑实现，但由于动态逻辑电路通常较高的功耗和对噪音的增加的敏感度，静态逻辑器件仍是令人满意的。
“快”静态加法器设计的多样性包括超前进位加法器和进位选择加法器。在典型的超前进位加法器中，加数A和被加数B被分为多个部分或“块”AI和BI。一般而言，将每一块中的位和来自前一块的进位(例如进位输入(carry in))相加以形成和以及该块的进位输出(carry out)。对每一块计算生成信号GI和传播信号PI，并将它们逻辑组合以计算该进位输出。
PI＝AI+BI其中‘+’表示逻辑OR(或者PI＝AI XOR BI)GI＝AI·BI其中‘·’表示逻辑ANDCarry In＝CI+1(其中较低编号位更有效(significant))Carry Out＝CI＝GI+PI·CI+1(其中较低编号位更有效)Sum＝AIXOR BIXOR CI(或Sum＝PIXOR CI，其中PI＝AIXOR BI)
该超前进位技术通过允许重叠进位信号计算(即，允许实质并行计算该进位信号)而节省时间。
与其它静态加法器实现(例如超前进位加法器)相比，进位选择加法器具有相对小的门输出端数(每一门输出驱动的门输入的数目)和相对小的门级数目，所以它们也是很通用的选择。在典型进位选择加法器中，与在典型超前进位加法器中一样，加数A和被加数B被分为多个部分或块。一般而言，将每一块中的位和来自前一块的进位(例如进位输入)相加以形成和以及该块的进位输出。
与超前进位加法器不同的是，进位选择加法器对每一块执行两个单独加法运算一个进位输入(即假设进位输入)为‘0’，另一个进位输入(即假设进位输入)为‘1’。这两个加法运算的结果称为“预和(presums)”，并通常被提供给多路复用器的输入。使用前一块产生的进位输出来控制该多路复用器，以使该多路复用器能选择正确预和。前一块产生的进位输出也确定当前块产生的进位输出。该进位选择技术通过计算所有可能预和，然后根据实际进位信号而从这些预和中选择，从而节省时间。
随着处理器时钟信号频率继续增加，存在对能在更短时间周期内产生和以及进位信号的加法器的持续需求。
发明内容
公开了一种包括连接至选择逻辑的进位逻辑电路的二进制加法器电路。该进位逻辑电路接收组生成信号和组传播信号，并根据该组生成信号和组传播信号而产生一对补充进位信号。该选择逻辑接收第一预和、第二预和，及所述一对补充进位信号，并根据所述一对补充进位信号而产生所述第一预和或第二预和。
公开了用于产生在加法器电路中使用的进位逻辑电路的方法。所述方法包括在沿着该进位逻辑电路的关键定时路径的每一位置执行一些操作。在一种方法中，将执行组生成逻辑函数GI，I+1＝GIOR GI+1AND PI，其中GI和GI+1是生成信号，PI是传播信号。当GI+1＝CI+1时，GI，I+1＝CI，并调查生成信号GI和GI+1的到达时间。如果生成信号GI比生成信号GI+1早到达，则选择复杂的AND-OR-INVERT门以执行该组生成逻辑函数。另一方面，如果生成信号GI+1比生成信号GI早到达，则选择级联成对的NAND门以执行该组生成逻辑函数。
在另一种方法中，将执行组生成逻辑函数GI，I+1’＝GI’AND GI+1’OR PI’，其中GI’和GI+1’是生成信号，PI’是传播信号。调查生成信号GI’和GI+1’的到达时间。如果生成信号GI’比生成信号GI+1’早到达，则选择复杂的OR-AND-INVERT门以执行该组生成逻辑函数。另一方面，如果生成信号GI+1’比生成信号GI’早到达，则选择级联成对的NOR门以执行该组生成逻辑函数。
通过结合附图的下列说明，可更好理解本发明，其中相同附图标记表示相同元件，并且其中图1是包括多个超前进位(CLA)加法器电路和进位选择加法器电路的典型结构的64位二进制加法器电路的一个实施例的示意图；图2是图1的CLA加法器电路的代表的一个实施例的示意图，其中该CLA加法器电路的代表包括CLA逻辑；图3是图1的64位加法器电路的一个实施例的示意图；和图4是图2的CLA逻辑的一个实施例的示意图。
具体实施例方式
在下面的讨论中，提出了许多特定细节以全面了解本发明。然而，本领域普通技术人员应理解无需这些特定细节也可实现本发明。在其它例子中，已用示意或方框图形式示出了公知元件以防止本发明被隐盖在不必要的细节中。另外，大部分省略了与网络通信、电磁信号技术等有关的细节，因为认为这些细节不是全面理解本发明所必须的，而且能被相关技术领域普通技术人员所理解。
还应注意的是，除非另外指明，可以以硬件、软件或其结合来执行这里所述的所有功能。然而，在一个优选实施例中，除非另外指明，可由例如计算机或电子数据处理器的处理器根据例如计算机程序代码、软件的代码，和/或被编码以执行这样的功能的集成电路执行这些功能。
图1是包括超前进位(CLA)结构和进位选择结构的64位二进制加法器电路100的一个实施例的示意图。加法器电路100接收64位二进制加数A<0:63>、64位二进制被加数B<0:63>和CARRY IN信号，并产生64位二进制和SUM<0:63>以及CARRY OUT信号SUM<0:63>＝A<0:63>+B<0:63>+CARRY IN(’+’表示加)并且如果该加法运算产生进位，则设置该CARRY OUT信号。
应注意的是，在这里所述的有序位表示法中，<0>位是最高有效位，而最高编号位(例如<63>位)是最低有效位。举例来说，由64位二进制加数A<0:63>表示的十进制值等于(A<0>·263)+(A<1>·262)+...+(A<63>·20)，其中‘+’表示加，而‘·’表示乘。
在图1的实施例中，该64位加法器电路100包括15个实质相同版本的8位超前进位(CLA)加法器电路102。安排14个CLA加法器电路102以形成7对CLA加法器电路。为了简化图1，在图1中仅示出了两对(标为104A和104B)。第15个CLA加法器电路单独工作，并在图1中标为106。所述7对CLA加法器电路接收加数A<0:63>和被加数B<0:63>的7个最高有效8位部分(即“片”)，而该单独的CLA加法器电路106接收加数A<0:63>和被加数B<0:63>的第8个最低有效8位片。
在该对104A中，CLA加法器电路102的每一个接收A<0:7>和B<0:7>以及进位输入信号CIN，并产生预和S<0:7>，其中S<0:7>＝A<0:7>+B<0:7>+CIN(‘+’表示加)。以CLA方式，该对104A的CLA加法器电路102之一也产生传播信号P070和生成信号G070。(该对104A的另一个CLA加法器电路102也可产生传播信号P070和生成信号G070，但仅仅该对104A的一个CLA加法器电路102需要产生传播信号P070和生成信号G070)。正如下面将详细描述的一样，进位逻辑108接收传播信号P070和生成信号G070，并利用该P070和G070信号以产生CARRY OUT信号。
以进位选择方式，该对104A的CLA加法器电路102之一的进位输入信号CIN是‘0’，而另一个CLA加法器电路102的进位输入信号CIN是‘1’。两个CLA加法器电路102都向多路复用器110A的输入提供它们的预和S<0:7>。多路复用器110A接收补充进位信号(即“热”进位信号)C8和C8N，其中C8N＝C8’，使用该补充热进位信号C8和C8N来选择由该对104A的CLA加法器电路102产生的预和S<0:7>之一，并产生所选择的预和S<0:7>作为该加法器电路100的SUM<0:7>。
类似地，在该对104B中，CLA加法器电路102的每一个接收加数的A<8:15>作为A<0:7>、被加数的B<8:15>作为B<0:7>和进位输入信号CIN，并产生预和S<0:7>，其中S<0:7>＝A<0:7>+B<0:7>+CIN(‘+’表示加)。以CLA方式，该对104B的CLA加法器电路102之一也产生传播信号P071和生成信号G071。正如下面将详细描述的一样，进位逻辑108接收该传播信号P071和生成信号G071，并利用该P071和G071信号来产生补充热进位信号C8和C8N。
以进位选择方式，该对104B的CLA加法器电路102之一的进位输入信号CIN是‘0’，而另一个CLA加法器电路102的进位输入信号CIN是‘1’。该对104B的两个CLA加法器电路102都向多路复用器110B的输入提供其预和S<0:7>。多路复用器110B接收补充热进位信号C16和C16N，其中C16N＝C16’，使用该补充热进位信号C16和C16N来选择由该对104B的CLA加法器电路102产生的预和S<0:7>之一，并产生所选择的预和S<0:7>作为该加法器电路100的SUM<8:15>。
该CLA加法器电路106接收加数的A<56:63>作为A<0:7>、被加数的B<56:63>作为B<0:7>、和给加法器电路100的CARRY IN信号作为进位输入信号CIN，并产生(最终)和S<0:7>，其中S<0:7>＝A<0:7>+B<0:7>+CIN(‘+’表示加)。如图1所示，CLA加法器电路106产生的和S<0:7>变为加法器电路100的SUM<56:63>。该CLA加法器电路106也产生传播信号P077和生成信号G077。正如下面将详细描述的一样，进位逻辑108接收该传播信号P077和生成信号G077，并利用该P077和G077信号以产生补充热进位信号C56和C56N。
该进位逻辑108接收给加法器电路100的CARRY IN信号、所述7对CLA加法器电路产生的所述7个P07K信号(0≤K≤6)、和CLA加法器电路106产生的P077和G077信号，并使用该CARRY IN信号以及传播和生成信号来产生补充热进位信号C8和C8N、C16和C16N、C24和C24N、C32和C32N、C40和C40N、C48和C48N、C56和C56N，其中C8＝G071+P071·C16，其中‘+’表示逻辑OR，‘·’表示逻辑AND，C16＝G072+P072·C24，C24＝G073+P073·C32，C32＝G074+P074·C40，C40＝G075+P075·C48，C48＝G076+P076·C56，以及C56＝G077+P077·CIN。
进位逻辑108也使用该CARY IN信号以及传播和生成信号来生成进位输出信号CO，并产生该CO信号作为加法器电路100的CARRY OUT信号CARRY OUT＝CO＝G070+P070·C8(‘+’＝OR，‘·’＝AND)图2是图1的CLA加法器电路102的一个实施例的示意图。在图2的实施例中，该CLA加法器电路102包括8个传播-生成(PG)单元。为了简化图2，在图2中仅示出了8个PG单元中的3个(标为200A-200C)。该CLA加法器电路102还包括CLA逻辑部件202和8个和逻辑部件。为了简化图2，在图2中仅示出了8个和逻辑部件中的3个(标为204A-204C)。如图2所示，该CLA加法器电路102接收加数的A<K:K+7>的8位部分(即“片”)(K＝0、8、...、56)、被加数的B<K:K+7>的对应8位片、以及进位输入信号CIN，并产生8位和(预和或最终和)S<K:K+7>S<K:K+7>＝A<K:K+7>+B<K:K+7>+CIN(‘+’表示加)如图2所示，每一个PG单元200接收A<K:K+7>的对应位A<M>，其中(0≤M≤7)，和B<K:K+7>的对应位B<M>，并产生反向(inverted)传播信号PN<M>和反向生成信号GN<M>PN<M>＝A<M>NOR B<M>，和GN<M>＝A<M>NAND B<M>。
应注意既然PN<M>＝P<M>’且GN<M>＝G<M>’P<M>＝A<M>OR B<M>，和G<M>＝A<M>AND B<M>，而且，在另一个实施例中，每一个PG单元200也可产生传播信号P<M>和生成信号G<M>P<M>＝A<M>OR B<M>，和G<M>＝A<M>AND B<M>。
该CLA逻辑部件202接收由所述8个PG单元200产生的反向传播信号PN<M>和反向生成信号GN<M>，以及进位输入信号CIN，并产生进位信号C<0>至C<7>，使得C<7>＝CIN，和C<M>＝G<M>+P<M>·C<M+1>，其中0≤M≤6，G<M>＝GN<M>’，P<M>＝PN<M>’，‘+’＝OR，且‘·’＝AND。
该CLA逻辑部件202还产生传播信号P07K/8和生成信号G07K/8
P07K/8＝P<0>·P<1>·P<2>·P<3>·P<4>·P<5>·P<6>·P<7>，其中P<N>＝PN<N>’且‘·’＝AND，和G07K/8＝G<0>+G<1>·P<0>+G<2>·P<1>·P<0>+G<3>·P<2>·P<1>·P<0>+G<4>·P<3>·P<2>·P<1>·P<0>+G<5>·P<4>·P<3>·P<2>·P<1>·P<0>+G<6>·P<5>·P<4>·P<3>·P<2>·P<1>·P<0>+G<7>·P<6>·P<5>·P<4>·P<3>·P<2>·P<1>·P<0>，其中G<N>＝GN<N>’，P<N>＝PN<N>’，‘+’＝OR，且‘·’＝AND。
每一个和逻辑部件204接收A<K:K+7>的对应位A<M>，其中(0≤M≤7)，B<K:K+7>的对应位B<M>，和来自该进位逻辑部件202的对应进位信号C<M>，并产生和位(预和位或最终和位)S<M>S<M>＝A<M>XOR B<M>XOR C<M>，其中XOR表示逻辑异或。
图3是图1的64位加法器电路100的一个实施例的示意图。在图3的实施例中，标为“8b ADD”且接收A<56:63>和B<56:63>的8位加法器电路表示图1的CLA加法器电路106。图3中其它7个标为“8b ADD”的8位加法器电路的每一个包括图1中的一对CLA加法器电路104和图1中对应的多路复用器110。
图1的进位逻辑108分布在图3中标为“进位逻辑1”、“进位逻辑2”、“进位逻辑3”和“进位逻辑4”的4个进位逻辑部件以及标为300的包括几个逻辑门的部分中。没有示出进位逻辑部件“进位逻辑1”、“进位逻辑2”、“进位逻辑3”和“进位逻辑4”中的逻辑门以简化图3。如上所述及图3所示，由这些分布的进位逻辑生成补充热进位信号C8和C8N、C16和C16N、C24和C24N、C32和C32N、C40和C40N、C48和C48N、C56和C56N，使用这些补充热进位信号以在由进位选择方式的CLA加法器电路生成的预和之间选择。一般来说，图1和3的加法器电路100包括提供补充热进位信号的二重热进位网络。
一般来说，在进位逻辑部件“进位逻辑1”、“进位逻辑2”、“进位逻辑3”和“进位逻辑4”以及标为302的部分中，传播信号PI和PI+1以及生成信号GI和GI+1被逻辑组合几次PI，I+1＝PI·PI+1(‘·’表示逻辑AND)GI，I+1＝GI+GI+1·PI(‘+’表示逻辑OR，‘·’表示逻辑AND)下面，将逻辑函数PI，I+1＝PI·PI+1称为“组传播逻辑函数”，将逻辑函数GI，I+1＝GI+GI+1·PI称为“组生成逻辑函数”。
在部分300生成几个补充热进位信号，并且加法器电路100的关键定时路径(即“关键路径”)实质驻留在部分300中。在图3的实施例中，该进位逻辑包括部分300中沿着该加法器电路100的关键路径定位的多对信号线302。使用每一对信号线302来在部分300中传送补充热进位信号。
已关于定时分析和优化了用于执行部分300中的逻辑函数的逻辑门，以使得该加法器电路在较短时间内产生64位和SUM<0:63>以及CARRY OUT信号。具体说来，通过在复杂的互补金属氧化物半导体(CMOS)AND-OR-INVERT(AOI)门和OR-AND-INVERT(OAI)、以及NAND/NOR门组合之间仔细选择，已形成了部分300以执行进位逻辑函数。一般而言，在将要执行进位逻辑函数的情况下，可基于信号到达时间而选择复杂的AOI/OAI门或NAND/NOR门组合。
在图3的部分300中，在沿着该加法器电路100的进位逻辑电路的关键路径的几个位置执行下列逻辑运算GI，I+1＝GI+GI+1·PI(‘+’代表逻辑或，‘·’代表逻辑与)，和GI，I+1’＝GI’·GI+1’+PI’。超前进位加法器电路一般在生成信号GI之前产生传播信号PI，从而仔细检查了生成信号GI和GI+1的组生成函数和到达时间。
为了尽可能快得产生组生成信号，当生成信号GI/GI’比生成信号GI+1/GI+1’早到达时，最好使用复杂的AOI/OAI门来执行组生成逻辑函数。另一方面，当生成信号GI+1/GI+1’比生成信号GI/GI’早到达时，最好使用2个输入端的NAND/NOR门的级联对来执行组生成逻辑函数。最好将传播信号PI/PI’和早到达的生成信号GI+1/GI+1’提供给第一个NAND/NOR门的两个输入端，并且最好将稍后到达的生成信号GI/GI’提供给第二个NAND/NOR门的一个输入端。
例如，在图3，NAND-NAND门组合304执行逻辑函数g4063＝((g56c NAND p4055)NAND g4055n)定时分析显示生成信号g56c(GI+1)比生成信号g4055n(GI’)早到达。根据上述门选择处理，通过逻辑等价AOI门选择NAND-NAND门组合304。将传播信号p4055(PI)和早到达的生成信号g56c(GI+1)提供给NAND-NAND门组合304的第一个NAND门的两个输入端，并将稍后到达的生成信号g4055n(GI’)提供给NAND-NAND门组合304的第二个NAND门的一个输入端。应注意所得到的生成信号g4063是在加数和被加数的位<40:63>上形成的热进位信号C40。
图3的NOR-NOR门组合306执行逻辑函数g4063n＝((g56cn NOR p4055n)NOR g4055)定时分析显示生成信号g56cn(GI+1’)比生成信号g4055(GI)早到达。根据上述门选择处理，通过逻辑等价OAI门选择NOR-NOR门组合306。将传播信号p4055n(PI’)和早到达的生成信号g56cn(GI+1’)提供给NOR-NOR门组合306的第一个NOR门的两个输入端，并将稍后到达的生成信号g4055(GI)提供给NOR-NOR门组合306的第二个NOR门的一个输入端。应注意所得到的反向生成信号g4063n是热进位信号C40N，和NAND-NAND门组合304产生的热进位信号C40互补。
类似地，当进位输入信号cin比生成信号g5663n早到达时选择图3的NAND-NAND门组合308，而信号cinn(cin’)比生成信号g5663早到达选择NOR-NOR门组合310。
图3的AOI门312执行逻辑函数c8n＝((g4063 AND p839)OR g839)定时分析显示生成信号g839(GI)比生成信号g4063(GI+1)早到达。根据上述门选择处理，通过逻辑等价NAND-NAND门组合选择AOI门312。
补充热进位信号的生成和发布，与沿着图3的进位逻辑的关键路径的AOI/OAI门和NAND/NOR门组合的仔细选择相结合，可导致产生64位和以及进位输出信号(图3中C0)所需的时间量减少10％。同时，逻辑进位的最大门尺寸可减少50％，尽管实现加法器电路100所需总面积实质上保持相同。
应注意出于结构规则的考虑，可以使加法器电路100的所有8位加法器电路实质一致。即可以以相似形体尺寸(即器件尺寸)生产加法器电路100的所有8位加法器电路。然而，当选择性地定义每一8位加法器电路中的器件尺寸时，可能额外地减少产生64位和以及进位输出信号所需的时间量。
图4是图2的CLA逻辑202的一个实施例的示意图。在CLA逻辑单元202中也执行组生成和传播逻辑函数，并且也已将上述门替换方法应用到图4的CLA逻辑单元202。
例如，图4中的NOR-NOR门组合402执行逻辑函数g01n＝((gn<1>NOR pn<0>)NOR g<0>)定时分析显示生成信号gn<1>(GI+1’)比生成信号g<0>(GI)早到达。根据上述门选择处理，通过OAI门选择NOR-NOR门组合402。将传播信号pn<0>(PI’)和早到达的生成信号gn<1>(GI+1’)提供给NOR-NOR门组合402的第一个NOR门的两个输入端，并将稍后到达的生成信号g<0>(GI)提供给NOR-NOR门组合402的第二个NOR门的一个输入端。
类似地，在门选择处理期间，因上述原因通过逻辑等价OAI门选择图4中的NOR-NOR门组合404，并通过逻辑等价AOI门选择图4的NAND-NAND门组合406、408和410。
上面公开的特定实施例仅为示例目的，本领域普通技术人员应明白，受益于这里所讲述的内容，可以以不同但等价的方式修改和实施本发明。而且，以所附权利要求而不是所述解释或设计的细节来限制本发明。所以很明显，可对所公开特定实施例进行更改或变形，并且所有这些变化都被认为是在本发明的范围和精神内。相应地，要求保护的范围如所附权利要求所述。
权利要求
1.一种二进制加法器电路，包括进位逻辑电路，连接为接收组生成信号和组传播信号，并配置为根据该组生成信号和组传播信号产生一对补充进位信号；以及选择逻辑，连接为接收第一预和、第二预和、及所述一对补充进位信号，并配置为根据所述一对补充进位信号产生所述第一预和或所述第二预和。
2.如权利要求1所述的二进制加法器电路，其特征在于该进位逻辑电路包括用于传送补充生成信号的一对信号线，并且其中补充生成信号之一用于产生所述一对补充进位信号之一，而其中另一个补充生成信号用于产生所述一对补充进位信号中的另一个。
3.如权利要求2所述的二进制加法器电路，其特征在于该进位逻辑电路包括用于传送补充热进位信号的多对信号线。
4.如权利要求3所述的二进制加法器电路，其特征在于沿该二进制加法器电路的关键定时路径放置所述多对信号线。
5.如权利要求1所述的二进制加法器电路，其特征在于该进位逻辑电路包括驱动用于传送补充热进位信号的一对信号线之一的NAND门的级联对。
6.如权利要求1所述的二进制加法器电路，其特征在于该进位逻辑电路包括驱动用于传送补充热进位信号的一对信号线之一的NOR门的级联对。
7.如权利要求1所述的二进制加法器电路，其特征在于该进位逻辑电路包括驱动用于传送补充热进位信号的一对信号线之一的NAND门的级联对、和驱动用于传送补充热进位信号的一对信号线的另一个的NOR门的级联对。
8.如权利要求1所述的二进制加法器电路，还包括超前进位(CLA)加法器电路，连接为接收加数的一部分和被加数的对应部分，并配置为产生所述组生成信号和组传播信号。
9.如权利要求1所述的二进制加法器电路，其特征在于该加数的部分和被加数的部分包括位的多个有序对，其中配置该CLA加法器电路以产生位的每一个有序对中的局部生成信号和局部传播信号，其中该组传播信号是局部传播信号的乘积，并且其中该组生成信号是局部生成和传播信号的乘积之和。
10.如权利要求1所述的二进制加法器电路，还包括一对超前进位(CLA)加法器电路，其中该对CLA加法器电路之一配置为产生所述第一预和，该对CLA加法器电路的另一个配置为产生所述第二预和。
11.如权利要求1所述的二进制加法器电路，其特征在于该选择逻辑包括多路复用器。
12.一种二进制加法器电路，包括第一超前进位(CLA)加法器电路，连接为接收加数的第一部分和被加数的对应的第一部分，并配置为产生组生成信号和组传播信号；第二CLA加法器电路和第三CLA加法器电路，每一个连接为接收加数的第二部分和被加数的对应的第二部分，其中所述第二CLA加法器电路配置为产生第一预和，而所述第三CLA加法器电路配置为产生第二预和；进位逻辑电路，连接为接收所述组生成信号和所述组传播信号，并配置为根据该组生成信号和该组传播信号产生一对补充进位信号；和多路复用器，连接为接收第一预和、第二预和、及所述一对补充进位信号，并配置为根据所述一对补充进位信号产生所述第一预和或所述第二预和。
13.如权利要求12所述的二进制加法器电路，其特征在于该进位逻辑电路包括用于传送补充生成信号的一对信号线，其中所述补充生成信号之一用于产生所述一对补充进位信号之一，而其中另一个补充生成信号用于产生所述一对补充进位信号中的另一个。
14.如权利要求13所述的二进制加法器电路，其特征在于该进位逻辑电路包括用于传送补充热进位信号的多对信号线。
15.如权利要求14所述的二进制加法器电路，其特征在于沿该二进制加法器电路的关键定时路径放置所述多对信号线。
16.如权利要求12所述的二进制加法器电路，其特征在于该进位逻辑电路包括驱动用于传送补充热进位信号的一对信号线之一的NAND门的级联对。
17.如权利要求12所述的二进制加法器电路，其特征在于该进位逻辑电路包括驱动用于传送补充生成信号的一对信号线之一的NOR门的级联对。
18.如权利要求12所述的二进制加法器电路，其特征在于该进位逻辑电路包括驱动用于传送补充生成信号的一对信号线之一的NAND门的级联对，和驱动用于传送补充生成信号的一对信号线的另一个的NOR门的级联对。
19.一种用于产生在加法器电路中使用的进位逻辑电路的方法，包括在沿着执行组生成逻辑函数GI，I+1＝GIOR GI+1AND PI，其中GI和GI+1是生成信号，PI是传播信号，的进位逻辑电路的关键定时路径的每一位置执行下列操作在该位置判定生成信号GI和GI+1的到达时间；如果生成信号GI比生成信号GI+1早到达，则选择复杂的AND-OR-INVERT门来执行该组生成逻辑函数；并且如果生成信号GI+1比生成信号GI早到达，则选择NAND门的级联对来执行该组生成逻辑函数。
20.如权利要求19所述的方法，还包括如果生成信号GI+1比生成信号GI早到达，将该传播信号PI和早到达的生成信号GI+1提供给NAND门的级联对的第一个的输入端，并将稍后到达的生成信号GI提供给NAND门的级联对的第二个的一个输入端。
21.一种用于产生在加法器电路中使用的进位逻辑电路的方法，包括在沿着执行组生成逻辑函数GI，I+1’＝GI’AND GI+1’OR PI’，其中GI’和GI+1’是生成信号，PI’是传播信号，的进位逻辑电路的关键定时路径的每一位置执行下列操作在该位置判定生成信号GI’和GI+1’的到达时间；如果生成信号GI’比生成信号GI+1’早到达，则选择复杂的OR-AND-INVERT门来执行该组生成逻辑函数；并且如果生成信号GI+1’比生成信号GI’早到达，则选择NOR门的级联对来执行该组生成逻辑函数。
22.如权利要求21所述的方法，还包括如果生成信号GI+1’比生成信号GI’早到达，将该传播信号PI’和早到达的生成信号GI+1’提供给NOR门的级联对的第一个的输入端，并将稍后到达的生成信号GI’提供给NOR门的级联对的第二个的一个输入端。
全文摘要
一种包括进位逻辑电路和选择逻辑的二进制加法器电路。该进位逻辑电路使用组生成和传播信号来产生补充进位信号。该选择逻辑根据该补充进位信号产生两个预和之一。在产生进位逻辑电路的方法中，将执行组生成逻辑函数G
文档编号G06F7/508GK1497428SQ20031010100
公开日2004年5月19日 申请日期2003年10月10日 优先权日2002年10月10日
发明者闻华君 申请人:国际商业机器公司