专利名称：数字加法器电路的制作方法
技术领域：
本发明涉及数据处理领域。更具体地，本发明涉及数据处理系统内使用的数字加法器电路。
加法是频繁地在数据处理系统内执行的最重要的算术运算之一。生产高速加法器电路的问题是结果的高位取决于来自低位的进位值。这一后果使加法运算势必相对地慢。数据处理系统内的永恒目标在于运算应当尽可能地快，并为此目的已历经多年在设计与研制能快速运算的加法器电路上花费了可观的精力。
在以高速运算的努力中已提出过这样的技术，其中两个输入运算数之和的进位是与在这两个输入运算数上所执行的异或运算分开计算的，而在最终阶段将结果组合以生成和。
这一技术的实例为R P Brent与H T Kung的论文“并行加法器的常规配置”IEEE Trans,Comput，卷31,260至264页，1982年3月，中所描述的Brent与Kung加法器。
虽然这种进位计算方案改进了性能，但进位计算需要多层逻辑来执行。这一逻辑消耗电路面积与功率并且限制了能达到的最终性能。
从一个方面看，本发明提供了用于相加第一二进制数与第二二进制数的加法器电路，所述加法器电路包括进位计算电路，用于计算表示所述第一二进制数与所述第二二进制数的一块对应位及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有P或Q值的两个信号V与W，所述进位生成控制信号按下述关系从所述和中编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的一。
本发明提供能以较少电路元件与较少逻辑层得出更快更小及更节省功率的电路生成进位生成控制信号的编码。应理解两个信号V与W能取的值P与Q可具有各种绝对值及可以以正或反形式。然而，在有利地简单的较佳实施例中，值P与Q在电压干线上取系统的二进制值，其中P=0及Q=1。
执行上述编码的进位计算电路通常在整个加法器电路中出现许多次。取决于特定进位计算电路在加法器电路中的位置，它作为其输入接收来自第一二进制数与第二二进制数的位或，或者来自电路中的上游的包含前面计算的进位生成控制信号的位。更具体地，在本发明的较佳实施例中，所述进位计算电路响应包含所述第一二进制数与所述第二二进制数的两个相应的位对之一或两个前面计算的进位生成控制信号的两对输入信号(a1,b1)与(a2,b2)，并且V与W由下式给出V=a2·b2+(a2+b2)·a1；及W=a2·b2+(a2+b2)·b1；及。
在进位计算电路能在一次运算中解决的输入信号对的数目与达到该计算的必要电路的规模、复杂性及实际性之间存在着要解决的平衡。更具体地，如果进位计算电路能解决更多的输入信号对，则整个加法器电路中需要较少的进位计算电路层。然而，随着对进位计算电路的输入信号对的数目的提高，该进位计算电路所执行的判定的复杂性随着电路规模及其在集成电路的有限电压与串联损耗限制内的操作能力的增加而增加。
由于上述原因，已发现响应二、三或四对输入信号之一的进位计算电路最好。然而，应理解，一般地说进位计算电路可响应N对输入信号(其中N为大于1的整数)。
虽然可将上述进位计算电路用在多种多样的范围中，但特别适用于这样的系统，其中在并行的前置结构中利用多个所述进位计算电路来计算来自所述第一二进制数及所述第二二进制数的整进位位组。
进位计算电路所执行的编码是非常适合于在多个静态CMOS逻辑门中高效实现的编码。
作为替代，如果为了缩小电路面积而希望用动态集成电路，则编码也适用于多个动态CMOS逻辑门的实施例。
可在其中采用上述技术的较佳加法器电路结构包括进位二进制数确定电路，其响应所述第一二进制数及所述第二二进制数确定由所述第一二进制数及所述第二二进制数之和的进位所构成的进位二进制数，所述进位二进制数确定电路具有串行操作来确定所述进位二进制数的多个电路级，各电路级用于部分地解决所述进位二进制数及至少一个电路级包含至少一个所述进位位计算电路，后者生成在所述电路级之间传递的作为对下一电路级的输入信号的进位控制生成信号；以及组合逻辑电路，其响应所述第一二进制数，所述第二二进制数及所述进位二进制数的各自的对应位以生成结果二进制数的对应位。
在上述电路中，可作出进位二进制数的有利的快的确定。一旦确定了这一进位二进制数，便能在实施例中分别为所述第一二进制数、所述第二二进制数及所述进位二进制数的对应位A、B与C确定最终的和数，所述组合逻辑电路执行运算((A XOR B)XOR C)。
有助于缩小所需总电路面积的进一步改进为其中对于进位计算电路(所述进位控制生成信号必须为之表示进位消除或进位生成之一，V=W)及可用单一信号线来传输所述进位控制生成信号。
本发明的加法器电路特别适用于在集成电路微处理器内使用。
从另一方面看，本发明提供了操作用于相加第一二进制数与第二二进制数的加法器电路的方法，所述方法包括下述步骤计算表示所述第一二进制数与所述第二二进制数的一个对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各能具有值P或Q的两个信号V与W，所述进位生成控制信号按下述关系从所述和编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的1。
下面参照附图只是以示例方式描述本发明的实施例，附图中
图1示出两输入对进位计算电路；图2示出包含图1的进位计算电路的16位进位二进制数计算系统；
图3示出三输入对进位计算电路；图4示出包含图3的进位计算电路的9位进位二进制数计算系统；图5示出图1的电路的静态CMOS实施例；图6示出图3的电路的静态CMOS实施例；图7示出用来计算32位进位二进制数的最高位的四输入对进位计算电路之间的互连；图8对应于图7，除了计算的是次最高位之外；图9示出4输入对进位计算电路；图10示出使用4输入对进位计算电路的16位加法器；图11和12示出4输入对进位计算电路的CMOS电路实现；图13示出传统的加法器电路；以及图14示出包含4输入对进位计算电路的加法器电路。
首先考虑进位仲裁的一般概念。在一般情况中，进位Ci+1是通过相加两个1位二进制数ai与bi计算的。存在着两种用ai与bi之值定义的一般情况。当两个运算数位相等时出现存在一个输出进位请求的第一种情况。如果两个输入为1，出现1进位请求，而如果两个输入为0则出现0进位请求。当运算数位具有不同值时，出现不存在输出进位请求的第二种情况。见表1，其中字母u表示无输出进位请求。<
>表1一个输入对(ai,bi)可以作出也可以不作出进位请求。如果采用两个输入对(ai,bi)及(aj,bj)，可同时出现两个进位请求。因此，必须仲裁这两个进位请求。注意i与j涉及计算中的两个邻接的位(在第一级上)或位块(在以后的级上)，从而如果我们在涉及前面所仲裁的三位的块的进位请求之间进行仲裁，则i=j+3。图1示出2输入对进位仲裁器(进位计算电路)。输入对(ai,bi)能作出不可屏蔽的进位请求(不可屏蔽的含义是输出进位Ci+1必须总是确认这一请求)。输入对(aj,bj)能作出可屏蔽的进位请求(可屏蔽的含义是不可屏蔽的进位请求可以屏蔽这一请求)。只在没有来自输入对(ai,bi)的不可屏蔽的进位请求时，输出进位Ci+1才确认来自输入对(aj,bj)的可屏蔽进位请求。这示出在表2中。
表2输出进位Ci+1能用两条线(Vi,Wi)编码，如表3所示。这两条线上的信号构成进位生成控制信号。下式满足表2与3Vi=aibi+(ai+bi)ajWi=aibi+(ai+bi)bj(1)
表3图2中示出利用2输入对进位仲裁器的16位快速进位计算，图中示出该方案是规则的。图2中各节点为2输入位进位仲裁器。根据其输入，考虑各节点“表决”要传递给电路中下一级的结果，节点能指示一个进位生成(1,1)(赞成)、进位消除(0,0)(反对)、或进位传播(0,1)或(1,0)(弃权)。在最低级上，这一仲裁是在输入运算数的位间作出的，而在较高级上则在前面确定的仲裁结果之间作出。
图2的系统与上面提及的Brent与Kung提出的方案不同。本方案中不需要Brent与Kung加法器中gi(生成信号)与Pi(传播信号)所需的计算逻辑。这导致需要较少的逻辑层并因而高速生成进位。
在Brent与Kung方案中可将从输入对(ai,bi)与(aj,bj)生成的两对(gi,pi)与(gj,Pj)看作新输入对。新输入对(gi,pi)在gj与Pj都为0时作出0进位请求，在gi为1时作出1进位请求，而在Pi为1时无进位请求。注意gi与Pi是相互排斥的，如表4中所示。
表4输出进位Ci+1可利用两条线(Vi,Wi)编码，如表5中所示。下式满足表4与5。Vi=gi+pigjwi=pipj(2)
表5上面的式(2)是著名的Brent与Kung加法器的关键概念。除了理解如何生成与传播进位以外，进位生成gi与进位传播Pi的逻辑计算是浪费的。
图3中示出按照本发明的3输入对进位仲裁器。输入对(ai,bi)能作出不可屏蔽的进位请求。输入对(aj,bj)与(ak,bk)能同时作出可屏蔽的进位请求。然而，输入对(aj,bj)具有比输入对(ak,bk)高的优先级。只在没有来自输入对(ai,bi)的不可屏蔽进位请求及没有来自输入对(aj,bj)的可屏蔽进位时，输出进位Ci+1才确认来自输入对(ak,bk)的可屏蔽进位请求，如表6中所示。下式满足表3与6。vi=aibi+(ai+bi)(ajbj+(aj+bj)ak)wi=aibi+(aj+bi)(ajbj+(aj+bj)bk)(3)
表6图4示出利用3输入对进位仲裁器的9位进位计算，它只有两层逻辑并因而导致高速生成进位。可在与0(log3n)成比例的时间中用3输入对进位仲裁器执行n位二进制数加法，因此与利用2输入对进位仲裁器计算时间为0(log2n)的相比，效率更高。
采用类似于2或3输入对进位仲裁器的方法，能导出带有任何数目输入对的进位仲裁器。然而，通常对带有4个以上输入对的进位仲裁器不感兴趣。首先，需要太多的串联晶体管来实现这些仲裁器，它导致低效的CMOS设计。第二，仲裁器单元布局变得对数据通路的位片太大。
图5示出2输入对进位仲裁器的静态CMOS实现。注意输出Vi与Wi为互补的信号。然而，仲裁器相当对称并且在逆逻辑中实现下一级是直观的。通过两个仲裁器的信号自然是正为真的，因此不需要反相器。
图6示出3输入对进位仲裁器的静态CMOS实现。如果采用动态CMOS技术，3或4输入对进位仲裁器可能是有利的，在这一情况中可采用图3的电路的上拉或下拉部分。通过以类似于图5与6之间的扩展的方式对称地扩展级，可达到扩展图6的3输入对电路以产生4输入对或更高的电路。
通过考虑基于2输入对仲裁器的n位加法器作为实例，可在形式上进行设计验证。令an,an-1,…,a1及bn,bn-1…,b1为不带进位Cn,Cn-1,…,C1的n位二进制数，并令C0为输入进位位。将运算符o[1]定义如下(a,b)o(a’,b’)=(ab+(a+b)a’,ab+(a+b)b’)(4)定理11(定理)令(Vi,Wi)=(C1,C1)如果i=1，及(Vi,Wi)=(ai,bi)o(vi-1,wi-1)如果2≤i≤n其中C1=a1b1+(a1+b1)C0。
则Ci=Vi=Wi对于1,2,…,n。 (5)证通过对i进行归纳来证明该定理。可知式(5)对i=1成立。如果i＞1且Ci-1=Vi-1=Wi-1，则(Vi,Wi)=(ai-bi)o(Vi-1,Wi-1)=(ai,bi)o(Ci-1,Ci-1)=(aibi+(ai+bi)Ci-1,aibi+(ai+bi)Ci-1)=(Ci,Ci)从而，通过归纳法式(5)成立。
能证明运算符o是结合的。因此，能从给定的输入值中以任何次序计算出Vi与Wi。这提供了用树结构来生成进位的基础。注意运算符o不是交换的，这蕴含不同输入对的优先级。
图7示出为第32位生成进位的一部分32位加法器设计。在第一与第二行(下起)中采用4输入对进位仲裁器，而在第三行中采用2输入对仲裁器。进位计算只通过三个逻辑层。
图8示出生成第31位进位的电路部分。对于进位结果的其它位，利用与图7与8中所示的类似的电路(互连)。一旦确定了进位位(即进位输入与结构得出生成或消除，在这一点上传播是不可能的)，则可用单一信号线将该结果传递给更高的级。
最后一行为求和电路，它进行操作来异或输入运算数及进位结果。
通过将进位仲裁器的三行扩展成包含位32，然后在第四行的位置32中放置带有来自前一行的位置0与32的输入的一个两位仲裁器，便能得到从图7与8的加法器的进位输出。作为替代，将(加法电路的)第四行中的位置31上的电路设置成既生成和又生成进位输出而不是只有异或电路的和输出的全加法器。
在典型的实施例中，本方案采用0.6μm CMOS工艺技术只占用1.85ns来完成32位进位计算。
只要Vi与Wi相等(表示已生成进位)，只需要发送单干线信号(Single-rail signal)而不是双干线信号(dual-rail signal)。这导致芯片面积的明显缩小，尤其是在第三行中，其中需要更多的空间来容纳从最低位跨到最高位的信号。从而，得出的加法器是相当紧致的。
作为采用上述技术的实例，下面考虑带有适度芯片面积的80位高速加法器的设计。
通过相加两个1位数ai与bi来估算进位Ci，如上面表1中所示。值ai与bi定义了两种一般情况。第一情况，当两个运算数位相等时产生进位请求。如果两个输入都是1出现1进位请求，而如果两个输入都是0则出现0进位请求。第二情况，当运算数位具有不同值时不产生进位请求。字母u表示无进位请求。
通过取图9中所示的四路进位仲裁器作为示例引入进位仲裁的概念。任何输入对ai与bi(0≤i≤3)都能作出进位请求，从而两个或更多进位请求可同时出现。因此，必须仲裁这些进位请求。输入对(a3,b3)能作出不可屏蔽的进位请求，这里不可屏蔽意味着输出C必须总是确认来自输入对(a3,b3)的进位请求。其它三个输入对(a2,b2)、(a1,b1)及(a0,b0)能作出可屏蔽的进位请求，这里可屏蔽意味着输入对(a3,b3)可以屏蔽来自这三个输入对的进位请求。输入对(a2,b2)比输入对(a1,b1)及(a0,b0)具有更高的优先级。输入对(a0,b0)具有最低优先级。
只有在没有来自输入对(a3,b3)的不可屏蔽的进位请求时，输出C才确认来自输入对(a2,b2)的可屏蔽进位请求。只有在没有来自输入对(a3,b3)的不可屏蔽的进位请求且没有来自输入对(a2,b2)的可屏蔽的进位请求时，输出C才确认来自输入对(a1,b1)的可屏蔽的进位请求。只有在没有来自输入对(a3,b3)、(a2,b2)及(a1,b1)的进位请求时，输出C才确认来自输入对(a0,b0)的进位请求。表7列出实现四路进位仲裁器所需的真值表的概要
，便能快速地生成进位。例如，图10示出基于进位仲裁的16位进位计算。实心点表示进位仲裁器。利用m路进位仲裁器的n位数加法能在与0(logmn)成比例的时间中完成。
理论上，各进位仲裁器处理的输入越多，生成进位越快。然而，多于四路的进位仲裁器通常没有实际意义。首先，需要太多串联晶体管来实现这些仲裁器，这导致低效的CMOS设计。其次，仲裁器单元布局对于数据通路的位间距很容易变得太大。选择了四路进位仲裁器及它们的动态CMOS实现，因为在这一80位设计中它们给出好的结果。其它设计，诸如32位加法器，最好用3路进位仲裁器。
受到在自定时设计中所采用的双轨(dual rail)编码的推动，进位请求输出c可用两条线(aa,bb)编码，如表8中所示。式6与7给出表7与8定义的表现。
表8aa=a3b3+(a3+b3)(a2b2+(a2+b2)(a1b1+(a1+b1)a0))(6)bb=a3b3+(a3+b3)(a2b2+(a2+b2)(a1b1+(a1+b1)b0))(7)图11示出按照上式的四路进位仲裁器的直接动态CMOS实现。该电路的操作使得在控制握手信号的复位阶段期间输入a3与b3为低时将节点n1与n2预充电到高，而在计算阶段期间有条件地放电。缓冲器是用来保持驱动强度的。
图12给出四路进位仲裁器的修正版本。这里假定每一个输入对(ai,bi)取三个值(00)、(11)与(10)之一，并已将(01)变换成(10)。理由是双重的。第一，容易将修改的电路布置进数据通路的位间距中(在本实施例中为21.5μm)并且比直接实现快大约300ps。第二且更重要的是，输出aa与bb具有新的意义。如果输出aa与bb具有不同的值，这表示没有来自输入的进位请求，如上所述。然而，我们可以考虑四路进位仲裁器的另一方面。如果将四路进位仲裁器作为4位加法的进位生成电路考虑，则可认为输出aa与bb之一为以零进位输入生成的进位输出，而另一个则是以1进位输入生成的。直接实现并不区分哪一个是以零进位输入生成的进位输出及哪一个是以1进位输入生成的。修正后的电路正确地给出输出aa为以1进位输入生成的进位输出而输出bb则为以零进位输入生成的进位输出。这导致芯片面积的明显缩小(见下面)并且是本实施例的重要特征。
然而，修正的实现的采用要求将输入从(01)转换成(10)。幸好这不成问题；转换是简单的。每位包括一个2输入“与非”(NAND)门及一个2输入“或非”(NOR)门。为了实现原因，通常无论如何需要这些门来隔离来自主输入总线的信号。这里的差别在于用“与非”及“或非”门来替代反相器。如果将两条输入总线设计成使用预充电结构，当将总线预充电到高时，经过“与非”及“或非”门之后的输出自然是低的(在动态实现中所要求的)。此外，这些“与非”及“或非”门能重新用于ALU设计中的逻辑运算。
首先考虑高速加法器设计的传统方法。图13示出采用进位选择方案的传统加法器设计。将输入分成d位的群。每一群需要两个加法器。一个为带有零进位输入的加法器而另一个则带有1进位输入。进位发生器负责为所有的群生成边界进位，然后利用多路复用器用它们来选择适当的和。为了平衡进位发生器与群加法器两者的延时，必须作出设计选择来选择适当的群。如果将群加法器做得太长，则群加法器的增加的延时超过进位发生器中的减少的延时。如果将群加法器做得太短，则进位发生器的逻辑深度增加而其延时决定总加法器延时。
图14中示出按照本发明的一个实施例的80位加法器的框图。将整个加法器看成是(但并不分成)由5个16位的群构成的。第一行为转换电路，包含2输入“与非”及“或非”门。第二与第三行为产生各群内部的进位并具有前面讨论的形式的四路仲裁器。第四行产生带有零进位输入及1进位输入的两个中间和。最后一行为选择最终和结果的多路复用器及生成边界进位C16、C32、C48及C64的三个进位仲裁器。在进位计算的两行后面已经生成16个最低位的进位。很清楚，与传统的进位选择方案比较，已消除了对群加法器的需要。两个中间和是在进位生成树内巧妙地生成的。这导致芯片面积的明显缩小，尤其是将群做得长时，因为群加法器也需要某些用于进位计算的机制。在某种意义上，传统的方法导致太多冗余性。值得指出，如果已知信号aa与bb相等(说明已生成进位，1进位或0进位请求)只需要发送单轨信号(而不是双轨信号)。
加法器是以0.5μm三金属CMOS技术设计的。该布局具有规范的结构及均匀的扇入与扇出负载，并从而非常紧致。布局后HSPICE模拟显示加法器占用3.5ns来完成80位加法。表9中概述了这一加法器的特征。
表9已研制了一种进位仲裁方案，其中进位是基于进位计算的结合性用若干进位请求的优先化仲裁生成的。所提出的方案不仅由于需要较少的逻辑层而产生高速加法器，并且还提供规范与紧致的布局及均匀的扇入与扇出负载。
已设计出及修正了四路进位仲裁器的动态CMOS实现。修正版本使用双重含义。如果输出aa与bb相等，说明已生成了进位。如果它们不同，说明输出aa是以1进位输入生成的进位输出而输出bb则是以零进位输入生成的。
已根据提出的方案描述了异步80位加法器设计，它以0.5μm三金属CMOS技术用3.5ns来计算80位和。有效面积为1720μm×124μm，加法器的重要特征为在进位生成树内巧妙地生成两个中间和。
权利要求
1．一种用于相加第一二进制数与第二二进制数的加法器电路，所述加法器电路包括进位计算电路，用于计算表示所述第一二进制数与所述第二二进制数的对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有值P或Q之一的两个信号V与W，所述进位生成控制信号按照下述关系从所述和中编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的1。
2．权利要求1中所要求的加法器电路，其中P=0及Q=1。
3．权利要求1与2中任何一项中所要求的加法器电路，其中所述进位计算电路响应包括所述第一二进制数与所述第二二进制数的两个对应位对之一及两个前面计算的进位生成控制信号的两对输入信号(a1,b1)与(a2,b2)，以及V与W给出如下V=a2·b2+(a2+b2)·a1；以及W=a2·b2+(a2+b2)·b1。
4．权利要求1与2中任何一项中所要求的加法器电路，其中所述进位计算电路响应包括所述第一二进制数与所述第二二进制数的三个对应位对之一及三个前面计算的进位生成控制信号的三对输入信号(a1,b1)、(a2,b2)与(a3,b3),以及V与W给出如下V=a3·b3+(a3+b3)(a2·b2+(a2+b2)·a1)；以及W=a3·b3+(a3+b3)(a2·b2+(a2+b2)·b1)。
5．权利要求1与2中任何一项中所要求的加法器电路，其中所述进位计算电路响应包括所述第一二进制数与所述第二二进制数的四个对应位对之一及四个前面计算的进位生成控制信号的四对输入信号(a1,b1)、(a2,b2)、(a3,b3)及(a4,b4)，以及V与W给出如下V=a4·b4+(a4+b4)(a3·b3+(a3+b3)(a2·b2+(a2+b2)·a1))；以及W=a4·b4+(a4+b4)(a3·b3+(a3+b3)(a2·b2+(a2+b2)·b1))。
6．权利要求1与2中任何一项中所要求的加法器电路，其中所述进位计算电路响应包括所述第一二进制数与所述第二二进制数的N个对应位对之一及N个前面计算的进位生成控制信号的N对输入信号(a1,b1)、(a2,b2)、…(aN,bN)，以及V与W按照下述关系给出V=fNV(aN,bN,…a1,b1)；及W=fNW(aN,bN,…a1,b1)；其中f1V=a1；f1W=b1；而对于2与N之间的i；fiV=(ai,bi,…a1,b1)=ai·bi+(ai+bi)·fi-1V；以及fiW=(ai,bi,…a1,b1)=ai·bi+(ai+bi)·fi-1W。
7．前面的权利要求中任何一项中所要求的加法器电路，其中在并行的前置结构中使用多个所述进位计算电路从所述第一二进制数与所述第二二进制数计算全组进位位。
8．前面的权利要求中任何一项中所要求的加法器，其中所述进位计算电路由多个静态CMOS逻辑门构成。
9．权利要求1至7中任何一项中所要求的加法器，其中所述进位计算电路由多个动态CMOS逻辑门构成。
10．前面的权利要求中任何一项中所要求的加法器电路，包括进位二进制数确定电路，响应所述第一二进制数与所述第二二进制数确定由所述第一二进制数与所述第二二进制数之和的进位位组成的进位二进制数，所述进位二进制数确定电路具有进行串行操作来确定所述进位二进制数的多个电路级，各电路级用于部分地解决所述进位二进制数，及至少一个电路级包含至少所述进位位计算电路之一，所述进位位计算电路生成在所述电路级之间传递的作为对下一电路级的输入信号的进位控制生成信号；以及组合逻辑电路，响应所述第一二进制数、所述第二二进制数及所述进位二进制数的各自的对应位以生成结果二进制数的对应位。
11．权利要求10中所要求的加法器电路，其中对于所述第一二进制数、所述第二二进制数及所述进位二进制数的对应位A、B及C，所述组合逻辑电路执行运算((A XOR B)XOR C)。
12．前面的权利要求中任何一项中所要求的加法器电路，其中对于进位计算电路，所述进位控制生成信号为之必须表示进位消除或进位生成之一，V=W，及可利用单一信号线来传输所述进位控制生成信号。
13．前面的权利要求中任何一项中所要求的加法器电路，其中所述进位计算电路具有一个进位输入及生成一个进位输出，使得当V≠W时，以1作为进位输入则V等于进位输出，而以0作为进位输入则W等于进位输出。
14．权利要求13中所要求的加法器电路，其中所述进位计算电路与进位选择电路组合来生成最终结果数。
15．一种包含前面的权利要求中任何一项中所要求的加法器电路的集成电路微处理器。
16．一种操作用于相加第一二进制数及第二二进制数的加法器电路的方法，所述方法包括下述步骤计算表示所述第一二进制数与所述第二二进制数的对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各能具有值P或Q之一的两个信号V与W，所述进位生成控制信号按照下述关系从所述和中编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的1。
全文摘要
二进制加法器电路包括用两个信号值(V,W)编码进位生成控制信号的进位计算电路,使得V=W=0表示进位消除,V=W=1表示进位生成及V≠W表示进位传播。进位计算电路可用静态或动态CMOS逻辑实现。
文档编号G06F7/50GK1232561SQ9719846
公开日1999年10月20日 申请日期1997年7月4日 优先权日1996年10月2日
发明者刘鉴伟 申请人:Arm有限公司