专利名称：译码器电路的制作方法
技术领域：
本发明涉及译码器电路，更具体地说，涉及用于驱动半导体存储设备的字线的译码器电路。
背景技术：
常规上，半导体存储设备会提供有用于驱动字线的译码器电路(行译码器)。正如日本公开待审专利出版No.8-236718中所公开的，译码器电路(行译码器)包括第一译码器(译码器电路)和第二译码器(字线驱动器)。所述第一译码器根据第一地址信号操作，所述第二译码器根据第一译码器的输出和第二地址信号操作。第二译码器具有串联连接在用于接收第一译码器输出的节点与用于接收地电压的地节点之间的PMOS晶体管和NMOS晶体管。PMOS晶体管和NMOS晶体管的栅极接收与输入到第一译码器的第一地址信号不同的第二地址信号。将在这些晶体管之间连接节点处产生的电压输出，作为字线驱动电压。
常规上，为了驱动译码器电路，第二译码器的输出和第一译码器的输出都在电源电位Vdd和地电位VSS之间震荡。就此而论，为了提高译码器电路的驱动速度并且降低由译码器电路消耗的电荷量，第一译码器的输出的峰峰值需要小于从电源电位Vdd到地电位VSS的峰峰值。
发明内容
本发明的目的是提供一种能够提高处理速度和降低电荷消耗量的译码器电路。
根据本发明的一个方面，该译码器电路包括电源控制电路和第一至第四晶体管。电源控制电路提供第一电压。第一晶体管和第二晶体管串联连接在该电源控制电路和第一参考节点之间。第三晶体管和第四晶体管连接在第二参考节点与位于第一晶体管和第二晶体管之间的连接节点之间。第一晶体管连接在电源控制电路和第二晶体管之间，并在其栅极接收第一信号。第二晶体管连接在第一晶体管和第一参考节点之间，并在其栅极接收与第一信号相对应的第二信号。第三晶体管连接在第二参考节点和第四晶体管之间，并在其栅极接收第三信号。第四晶体管连接在第三晶体管和连接节点之间，并在其栅极接收与第三信号相对应的第四信号。所述第一电压和第一参考节点之间的电位差小于第一参考节点和第二参考节点之间的电位差。
在上述译码器电路中，能够降低位于第一晶体管和第二晶体管之间的连接节点(第一连接节点)的电位的幅度。因此，能够减少存储在该第一连接节点中的电荷量或者从该第一连接节点释放的电荷量。另外，能够缩短对第一连接节点充电/放电所需要的时间。这样，能够获得高速操作和低的功率消耗。
根据本发明的另一方面，该译码器电路包括第一至第四晶体管。第一晶体管和第二晶体管串联连接在第一参考节点和第二参考节点之间。第三晶体管和第四晶体管串联连接在第二参考节点与位于第一晶体管和第二晶体管之间的连接节点之间。第一晶体管连接在第二参考节点和第二晶体管之间，并在其栅极接收第一信号。第二晶体管连接在第一晶体管和第一参考节点之间，并在其栅极接收与第一信号相对应的第二信号。第三晶体管连接在第二参考节点和第四晶体管之间，并在其栅极接收第三信号。第四晶体管连接在第三晶体管和连接节点之间，并在其栅极接收与第三信号相对应的第四信号。第一晶体管、第二晶体管和第四晶体管为相同的导电类型。
在上述译码器电路中，通过允许第一晶体管和第二晶体管具有与第四晶体管相同的导电类型，能够降低位于第一晶体管和第二晶体管之间的连接节点的电位的幅度。因此，能够减少存储在该连接节点中的电荷量或者从该连接节点释放的电荷量。另外，能够缩短对该连接节点充电/放电所需要的时间。这样，能够获得高速操作和低的功率消耗。
根据本发明的再一方面，该译码器电路包括第一至第四晶体管。第一晶体管和第二晶体管串联连接在第一参考节点和第二参考节点之间。第三晶体管和第四晶体管连接在第二参考节点与位于第一晶体管和第二晶体管之间的连接节点之间。第一晶体管连接在第二参考节点和第二晶体管之间，并在其栅极接收第一信号。第二晶体管连接在第一晶体管和第一参考节点之间，并在其栅极接收与第一信号相对应的第二信号。第三晶体管连接在第二参考节点和第四晶体管之间，并在其栅极接收第三信号。第四晶体管连接在第三晶体管和连接节点之间，并在其栅极接收与第三信号相对应的第四信号。在第一晶体管转变为ON之后，在连接节点的电位达到第二参考节点的电位之前，该第一晶体管被转变为OFF。
在上述译码器电路中，通过在位于第一晶体管和第二晶体管之间的连接节点的电位达到第二参考节点的电位之前将第一晶体管转变为OFF，能够减少存储在该连接节点中的电荷量或者从该连接节点释放的电荷量。另外，能够缩短对该连接节点充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
根据本发明的再一个方面，该译码器电路包括串联连接在第一参考节点和第二参考节点之间的第一晶体管、第二晶体管和第三晶体管。第一晶体管连接在第一参考节点和第二晶体管之间，并在其栅极接收第一信号。第二晶体管连接在第一晶体管和第三晶体管之间，并在其栅极接收第二信号。第三晶体管连接在第二晶体管和第二参考节点之间，并在其栅极接收第三信号。第一晶体管与第二晶体管是相同的导电类型。
在上述译码器电路中，电荷能够在位于第一晶体管和第二晶体管之间的连接节点(第一连接节点)和位于第二晶体管和第三晶体管之间的连接节点(第二连接节点)共享。通过这种共享，能够调整连接节点的电位。另外，能够降低连接节点的电位的幅度。因此，能够减少存储在连接节点中的电荷量或者从连接节点释放的电荷量。另外，能够缩短对第一连接节点充电/放电所需要的时间。这样，能够获得高速操作和低的功率消耗。
根据本发明的再一个方面，该译码器电路具有第一至第三模式。第三模式在从第一模式转变到第二模式的期间或者从第二模式转变到第一模式的期间执行。该译码器电路包括第一至第四晶体管、开关电路、存储节点和均衡器电路。第一晶体管连接在一连接节点和接收第一电位的第一参考节点之间，并在其栅极接收第一信号。第二晶体管连接在连接节点和接收第二电位的第二参考节点之间，并在其栅极接收与第一信号相对应的第二信号。第三晶体管和第四晶体管串联连接在连接节点和第二参考节点之间。如果连接节点的电位在第二电位和一预定电位之间，开关电路将第一晶体管和第二晶体管与该连接节点相连接，如果连接节点的电位在第一电位和该预定电位之间，开关电路将第一晶体管和第二晶体管与连接节点断开。存储节点处存储与第一电位或第二电位相对应的电荷。均衡器电路用于将连接节点和存储节点连接或者将连接节点从存储节点断开。所述预定电位为在第一电位和第二电位之间的电位。第三晶体管连接在第二参考节点和第四晶体管之间，并在其栅极接收第三信号。第四晶体管连接在第三晶体管和连接节点之间，并在其栅极接收与第三信号相对应的第四信号。在第一模式时，均衡器电路处于断开状态，第一晶体管为ON而第二晶体管为OFF，并且与第一电位相对应的电荷存储于所述存储节点中。在第二模式时，均衡器电路处于断开状态，第一晶体管为OFF而第二晶体管为ON，并且与第二电位相对应的电荷存储于存储节点中。在第三模式时，均衡器电路处于连接状态。
在上述译码器电路中，在第一模式时，与第二电位相对应的电荷存储于存储节点中。在第二模式时，与第一电位相对应的电荷存储于存储节点中。在第三模式时，此时连接节点和存储节点是相连接的，能够使连接节点的电位是在第一电位和第二电位之间的值。所以，能够降低连接节点的电位的幅度。因此，能够减少存储在连接节点中的电荷量或者从连接节点释放的电荷量。另外，能够缩短对连接节点充电/放电所需要的时间。这样，能够获得高速操作和低的功率消耗。
图1为显示本发明实施例1中译码器电路结构的电路图。
图2为用于说明图1中译码器电路的操作的时间图。
图3为显示本发明实施例2中译码器电路结构的电路图。
图4为用于说明图3中译码器电路的操作的时间图。
图5为显示图3中译码器电路一种变形例的结构的电路图。
图6为显示图3中译码器电路另一种变形例的结构的电路图。
图7为用于说明图6中译码器电路的操作的时间图。
图8为显示图3中译码器电路再一种变形例的结构的电路图。
图9为用于说明图8中译码器电路的操作的时间图。
图10为显示本发明实施例3中译码器电路结构的电路图。
图11为显示图10中译码器电路的操作的时间图。
图12为显示本发明实施例4中译码器电路结构的电路图。
图13为用于说明图12中译码器电路的操作的时间图。
图14为显示本发明实施例5中译码器电路结构的电路图。
图15为用于说明图14中译码器电路的操作的时间图。
图16为显示本发明实施例6中译码器电路结构的电路图。
图17为显示图16中所示预译码器的内部结构的电路图。
图18为用于说明图16中译码器电路的操作的时间图。
图19为显示本发明实施例7中译码器电路结构的电路图。
图20为用于说明图19中译码器电路的操作的时间图。
图21为显示本发明实施例8中译码器电路结构的电路图。
图22为用于说明图21中译码器电路的操作的时间图。
图23为显示图21中译码器电路一种变形例的结构的电路图。
图24为显示图21中译码器电路另一种变形例的结构的电路图。
图25为用于说明图24中译码器电路的操作的时间图。
图26为显示图21中译码器电路再一种变形例的结构的电路图。
图27为用于说明图26中译码器电路的操作的时间图。
图28为显示本发明实施例9中译码器电路结构的电路图。
图29为用于说明图28中译码器电路的操作的时间图。
图30为显示本发明实施例10中译码器电路结构的电路图。
图31为用于说明图30中译码器电路的操作的时间图。
图32为显示本发明实施例11中译码器电路结构的电路图。
图33为用于说明图32中译码器电路的操作的时间图。
图34为显示本发明实施例12中译码器电路结构的电路图。
图35为用于说明图34中译码器电路的操作的时间图。
图36为显示本发明实施例13中译码器电路结构的电路图。
图37为用于说明图36中译码器电路的操作的时间图。
图38为显示本发明实施例14中译码器电路结构的电路图。
图39为显示图38中所示复制行译码器、复制预译码器和感测放大器定时产生电路的结构的电路图。
图40为显示图38中译码器电路一种变形例的电路图。
图41为本发明实施例中晶体管的俯视图。
图42为本发明实施例中晶体管的横截面图。
具体实施例方式
在下文中，将参照附图描述本发明的优选实施例。需要注意的是，在整个附图中相似的元件用相同的附图标记表示，并且不再重复描述它们。
(实施例1)<结构>
图1显示了本发明实施例1中译码器电路的结构。该译码器电路包括电源控制电路11A、预译码器12A和行译码器13。该译码器电路根据外部地址信号ADU_0、ADU_1、ADU_2和ADU_3以及外部地址信号AD输出驱动信号WL_0、WL_1、WL_2和WL_3。例如，地址信号ADU_0至ADU_3表示高位地址，地址信号AD表示低位地址。例如，驱动信号WL_0至WL_3被用作驱动存储器阵列的字线的信号。
电源控制电路11A输出控制电压，其值“Vdd1”低于电源节点的电位“Vdd”。
预译码器12与线L_0相连接，并且根据外部地址信号AD操作，该预译码器12包括反相器101、晶体管T102A和晶体管T103A。反相器101将地址信号AD反相，并输出反相后的信号。晶体管T102A和T103A串联连接在电源控制电路11A和地节点之间晶体管T102A连接在电源控制电路11A和晶体管T103A之间，并且在其栅极接收地址信号AD，而晶体管T103A连接在晶体管T102A和地节点之间，并且在其栅极接收反相器101的输出。位于晶体管T102A和T103A之间的连接节点N12A与线L_0相连接。
行译码器13包括译码部分13_0、13_1、13_2和13_3，其数量与线的数量(图例中为4)相对应。译码部分13_0至13_3分别与线L_0至L_3相连接，并根据外部地址信号ADU_0至ADU_3输出驱动信号WL_0至WL_3。由于译码部分13_0至13_3具有基本上相同的外部结构，所以下面代表性地描述译码部分13_0。
译码部分13_0包括晶体管T131、T132和T133以及反相器134。晶体管T131和T132串联连接在电源节点和与译码部分13_0相对应的线L_0之间晶体管T131连接在电源节点和晶体管T132之间，并且在其栅极接收外部地址信号ADU_0，而晶体管T132连接在晶体管T131和线L_0之间，并且在其栅极接收外部地址信号ADU_0。晶体管T133和反相器134被提供来放大由位于晶体管T131和T132之间的连接节点产生的电压，并输出放大的电压作为驱动信号WL_0。
<操作>
将要描述图1中译码器电路的操作。需要注意的是，在下面的描述中，将不考虑晶体管的阈值电压。
当地址信号ADU_0为“低(L)”电平时，晶体管T131为导通(ON)而晶体管T132为截止(OFF)。因此，连接节点N13的电位等于电源节点的电位“Vdd”。与此相反，当地址信号ADU_0为“高(H)”电平时，晶体管T131为OFF而晶体管T132为ON。因此，连接节点N13的电位等于连接节点N12A的电位。
如图2所示，当地址信号为“H”电平时，反相器101的输出S101为“L”电平。因此，在此状态下，晶体管T102A为ON而晶体管T103A为OFF。因此，连接节点N12A的电位等于来自电源控制电路11的控制电压的电压值“Vdd1”。在此期间，如果地址信号ADU_0为“H”电平，则连接节点N13的电位为“Vdd1”，其高于地节点的电位“VSS”。
当地址信号为“L”电平时，反相器101的输出S101为“H”电平。因此，在此状态下，晶体管T102A为OFF而晶体管T103A为ON。因此，连接节点N12A的电位等于地节点的电位“VSS”。在此期间，如果地址信号ADU_0为“H”电平，则连接节点N13的电位为地节点的电位“VSS”。
假设晶体管T102A连接在电源节点和晶体管T103之间的情况(情况1)。在本实施例中，与情况1相比，存储在连接节点N12A中的电荷量少了，而这会缩短放电时间和充电时间。
<效果>
如上所述，通过将提供给晶体管T102A一个端子的电压设置成低于电源节点的电位“Vdd”，能够降低连接节点N12A的电位幅度。由此，能够减少存储在连接节点N12A中的电荷量，也能够缩短对连接节点N12A充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
尽管以预译码器与线L_0相连接的情况为例描述了本实施例，但是也可以将一个预译码器与其它线L_1、L_2和L_3中的每个相连接。在这种情况中，对于每根线也能够获得基本上相同的效果。
尽管如图1所示的本实施例包括一个译码器电路，但是可以具有两或更多个译码器电路。亦即，尽管在本实施例中一个译码部分与一根线相连接，但是两或更多个译码部分可以与一根线相连接。
尽管在图1中晶体管T102A和T132为n型晶体管，但它们可以是p型晶体管。
(实施例2)<结构>
图3显示了本发明实施例2中译码器电路的结构。除了提供预译码器22A以代替图1中所示的电源控制电路11A和预译码器12A之外，该电路与图1中译码器电路在结构上相同。除了提供晶体管T202A和T203A以代替图1中所示的晶体管T102A和T103A之外，预译码器22A与图1中预译码器的结构相同。晶体管T202A和T203A与晶体管T132的导电类型相同。例如，当晶体管T132为n型时，晶体管T202A和T203A也是n型。
<操作>
将要描述图3中所示译码器电路的操作。需要注意的是，在下面的描述中，假设晶体管T202A的阈值电压为“Vt21”，并且不考虑晶体管T203A和T132的阈值电压。
如图4所示，当地址信号AD为“H”电平时，反相器101的输出S101为“L”电平。因此，在此状态下，晶体管T202A为ON而晶体管T203A为OFF。因此，连接节点N12A的电位为通过从电源节点的电位中减去晶体管T202A的阈值电压所获得的值“Vdd-Vt21”。在此期间，如果地址信号ADU_0为“H”电平，则连接节点N13的电位为“Vdd-Vt21”，其高于地节点的电位“VSS”。
当地址信号AD为“L”电平时，反相器101的输出S101为“H”电平。因此，在此状态下，晶体管T202A为OFF而晶体管T203A为ON。因此，连接节点N12A的电位等于地节点的电位“VSS”。在此期间，如果地址信号ADU_0为“H”电平，则连接节点N13的电位为地节点的电位“VSS”。
假设晶体管T132和晶体管T203A是相同的导电类型，而晶体管T132和晶体管T202A是不同的导电类型(情况2)。在本实施例中，与情况2相比，存储在连接节点N12A中的电荷量少了，而这会缩短放电时间和充电时间。
<效果>
如上所述，通过将预译码器中晶体管T202A和T203A设置成具有与译码部分中晶体管T132相同的导电类型，能够降低连接节点N12A的电位的幅度。由此，能够减少存储在连接节点N12A中的电荷量，也能够缩短对连接节点N12A充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
<变形例1>
如图5所示，预译码器22A可以包括代替图3中所示晶体管T202A的晶体管T202A_1和T202A_2。在这种情况中，也能够获得基本上相同的效果。晶体管T202A_1和T202A_2串联连接在电源节点和连接节点N12A之间，并在其栅极接收地址信号AD。晶体管T202A_1和T202A_2的导电类型与晶体管T132的导电类型相同在此假设晶体管T202A_1和T202A_2的阈值电压分别为“Vt211”和“Vt212”以及由反偏压效应导致的电压降为“β”，当地址信号AD为“H”电平时，连接节点N12A的电位将会是“Vdd-(Vt211+Vt212+β)”。亦即，能够使得充电电位(充电的连接节点N12A的电位)低于电源节点的电位“Vdd”。
如图6所示，译码器电路可以进一步具有输出控制电压的衬底控制电路21A。在这种情况中，预译码器22A包括代替图3中晶体管T202A的晶体管T204A。晶体管T204A在衬底接收来自衬底控制电路21A的控制电压，并且具有与晶体管T132相同的导电类型。在此假设当控制电压等于地节点的电位“VSS”时晶体管T204A的阈值电压为“Vt22”，那么当控制电压为反向偏压(-Vbb)时，晶体管T204A的阈值电压将会是高于“Vt22”的“Vt22α”。
如图7所示，晶体管T204A在衬底接收来自衬底控制电路21A的反向偏压(-Vbb)。当地址信号AD为“H”电平时，连接节点N12A的电位为通过从电源节点的电位减去晶体管T204A的阈值电压而得到的值“Vdd-Vt22α”。亦即，能够使得充电的电压低于电源节点的电位“Vdd”。
如图8所示，衬底控制电路21A可以根据地址信号AD输出控制电压。预译码器22A中的晶体管T204A和译码部分13_0中的晶体管T132在衬底接收来自衬底控制电路21A的控制电压。晶体管T204A和T132的阈值电压在控制电压为正向偏压(Vdd)时比在控制电压等于地节点的电位“VSS”时低。
如图9所示，当地址信号AD为“H”电平时，衬底控制电路21A输出反向偏压控制电压(-Vbb)。由于这一控制电压，晶体管T204A的阈值电压为高于“Vt22”的“Vt22α”。因此，连接节点N12A的电位不会高于“Vdd-Vt22α”。另外，由于当阈值电压较高时充电速度较低，因而能够减少存储在连接节点N12A中的电荷量。当地址信号AD为“L”电平时，衬底控制电路21A输出正向偏压控制电压(Vbb)。由于这一控制电压，降低了晶体管T132的阈值电压，并由此可以缩短对连接节点N12A放电所需的时间。
(实施例3)<结构>
图10显示了本发明实施例3中译码器电路的结构。除了提供预译码器32A以代替图3中所示的预译码器22A之外，该译码器电路与图3中译码器电路在结构上相同。需要注意的是，在图10中只显示了预译码器32A、线L_0和行译码器13中的译码部分13_0。该译码器电路根据外部地址信号ADU_0和时钟CLK输出驱动信号WL_0。例如，时钟CLK为源信号。预译码器32A包括定时控制电路301A以及晶体管T302A和T303A。定时控制电路301A包括多个逻辑元件(图例中的反相器1A和2A、与非(NAND)电路3A和延迟电路4A)。定时控制电路301A根据外部时钟CLK输出控制信号S302A和S303A。晶体管T302A和T303A串联连接在电源节点和地节点之间晶体管T302A连接在电源节点和晶体管T303A之间，并在其栅极接收反相器1A的输出(控制信号S302A)，而晶体管T303A连接在晶体管T302A和地节点之间，并在其栅极接收反相器2A的输出(控制信号S303A)。位于晶体管T302A和T303A之间的连接节点N32A与线L_0相连接。例如，预译码器32A的输出被用作启动信号。
<操作>
参照图11描述图10中译码器电路的操作。需要注意的是，在下面的描述中，将不考虑晶体管的阈值电压。
在时刻t1，时钟CLK从“L”电平改变为“H”电平。随着该电平改变，控制信号S302A从“L”电平改变为“H”电平，从而将晶体管T302A从OFF转变为ON。控制信号S303A从“H”电平改变为“L”电平，从而将晶体管T303A从ON转变为OFF。因此，连接节点N32A的电位从地节点的电位“VSS”上升。
在时刻t2，延迟电路4A的输出CLKPLS从“H”电平改变为“L”电平。随着这一改变，控制信号S302A从“H”电平改变为“L”电平，从而将晶体管T302A从ON转变为OFF。控制信号S303A保持在“L”电平，从而保持晶体管T303A处于OFF状态。因此，由于连接节点N32A不再充电，所以连接节点N32A的电位停留在低于电源节点的电位“Vdd”的“Vdd-α”。
在时刻t3，时钟CLK从“H”电平改变为“L”电平。随着这一改变，控制信号S303A从“L”电平改变为“H”电平，从而将晶体管T303A从OFF转变为ON。控制信号S302A保持在“L”电平，从而保持晶体管T302A处于OFF状态。因此，连接节点N32A的电位向地节点的电位“VSS”下降。
<效果>
如上所述，通过在连接节点N32A的电位达到电源节点的电位“Vdd”之前将晶体管T302A转变为OFF，能够降低连接节点N32A的电位的幅度。因此，能够减少存储在连接节点N32A中的电荷量，也能够缩短对连接节点N32A充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
需要注意的是，尽管图10中的晶体管T302A和T132是n型的，但是它们可以是p型的。
(实施例4)<结构>
图12显示了本发明实施例4中译码器电路的结构。除了提供预译码器42A以代替图10中所示的预译码器32A之外，该电路与图10中译码器电路在结构上相同。预译码器42A包括晶体管T402A和T403A，晶体管T402A和T403A串联连接在电源节点和地节点之间晶体管T402A连接在电源节点和晶体管T403A之间，并在其栅极接收外部时钟CLK，而晶体管T403A连接在晶体管T402A和地节点之间，并在其栅极接收外部时钟CLK。位于晶体管T402A和T403A之间的连接节点N42A与线L_0相连接。
晶体管T402A的W/L比等于或小于晶体管T403A的W/L比的两倍。例如，假设晶体管T402A和T403A的栅极长度彼此相等，晶体管T402A的栅极宽度等于或小于晶体管T403A的栅极宽度的两倍。可替换地，假设晶体管T402A和T403A的栅极宽度彼此相等，晶体管T402A的栅极长度等于或大于晶体管T403A的栅极长度的一半。根据上面描述的结构，可以使得每单位时间流过晶体管T402A的电流量小于每单位时间流过晶体管T403A的电流量。换言之，晶体管T402A的电流能力(current capability)弱于晶体管T403A的电流能力。晶体管T403A的电流能力可以是常规水平的。
<操作>
参照图13描述图12中译码器电路的操作。
在时刻t1，时钟CLK从“H”电平改变为“L”电平。随着此电平改变，晶体管T402A从OFF转变为ON，而晶体管T403A从ON转变为OFF。因此，连接节点N42A的电位从地节点的电位“VSS”上升。
在时刻t2，时钟CLK从“L”电平改变为“H”电平。随着此电平改变，晶体管T402A从ON转变为OFF。此时，由于晶体管T402A的电流能力比较弱，所以连接节点N42A的电位没有达到电源节点的电位Vdd(而是“Vdd-γ”)。同时，晶体管T403A从OFF转变为ON。因此，连接节点N42A的电位从“Vdd-γ”下降。
在时刻t3，时钟CLK从“H”电平改变为“L”电平。随着此电平改变，晶体管T402A从OFF转变为ON，而晶体管T403A从ON转变为OFF。此时，由于晶体管T403A的电流能力比较强，所以连接节点N42A的电位已经达到了地节点的电位VSS。
<效果>
如上所述，通过在连接节点N42A的电位达到电源节点的电位“Vdd”之前将晶体管T402A转变为OFF，能够降低连接节点N42A的电位的幅度。因此，能够减少存储在连接节点N42A中的电荷量，也能够缩短对连接节点N42A充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
(实施例5)<结构>
图14显示了本发明实施例5中译码器电路的结构。除了提供预译码器52A以代替图10中所示的预译码器32A之外，该电路与图10中译码器电路在结构上相同。预译码器52A包括反相器501和晶体管T502A。晶体管T502A连接在线L_0和地节点之间，并在其栅极接收反相器501的输出。晶体管T502A具有与晶体管T132相同的导电类型。
<操作>
参照图15描述图14中译码器电路的操作。需要注意的是，在下面的描述中，假设晶体管T502A的阈值电压为“Vt51”。
在时刻t1，晶体管T131从ON转变为OFF，而晶体管T132从OFF转变为ON。因此，连接节点N13从电源节点断开，连接到线L_0(到连接节点N52A)。此时，连接节点N52A的电位为“Vdd-Vt51”。因此，连接节点N13的电位被保持在电源节点的电位“Vdd”。
在时刻t2，晶体管T502A从OFF转变为ON。因此，连接节点N52A连接到地节点，从而导致连接节点N52A的电位从“Vdd-Vt51”向地节点的电位“VSS”下降。因此，连接节点N13的电位也从“Vdd”向地节点的电位“VSS”下降。
在时刻t3，晶体管T131从OFF转变为ON，而晶体管T132从ON转变为OFF。因此，连接节点N13从连接节点N52A断开，连接到电源节点。因此，连接节点N13的电位从地节点的电位“VSS”向电源节点的电位“Vdd”上升。
在时刻t4，晶体管T502A从ON转变为OFF，将连接节点N52A从地节点断开。
在时刻t5，晶体管T131从ON转变为OFF，而晶体管T132从OFF转变为ON。因此，连接节点N13从电源节点断开，连接到连接节点N52A。此时，连接节点N13的电位为“Vdd”，连接节点N52A的电位为“VSS”。因此，存储在连接节点N13中的电荷被连接节点N52A共享了，所以连接节点N13和N52A的电位都变为“Vdd-Vt51”。
在时刻t6，晶体管T502A从OFF转变为ON。因此，连接节点N52A连接到地节点，从而导致连接节点N52A的电位从“Vdd-Vt51”向地节点的电位“VSS”下降。另外，连接节点N13的电位也从“Vdd-Vt51”向地节点的电位“VSS”下降。
需要注意的是，共享电荷的电位不限于“Vdd-Vt51”。
<效果>
如上所述，通过将存储在连接节点N13中的电荷与连接节点N52A共享，能够调整连接节点N52A的电位。另外，还能防止连接节点N52A的电位超过“Vdd-Vt51”。因此，能够降低连接节点N52A的电位的幅度，从而减少存储在连接节点N52A中的电荷量。再有，能够缩短对连接节点N52A充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
(实施例6)<结构>
图16显示了本发明实施例6中译码器电路的结构。除了提供均衡器电路61和预译码器62_0、62_1、62_2和62_3以及延迟电路63来代替图1中所示的预译码器12A之外，该电路与图1中译码器电路在结构上相同。需要注意的是，在图16中只显示了行译码器13的译码部分当中与线L_0相连接的译码部分13_0。
均衡器电路61接收延迟电路63的输出，并且当时钟CLK为“L”电平时将线L_0至L_3彼此相连，当时钟CLK为“H”电平时将线L_0至L_3彼此断开。均衡器电路61包括晶体管T611、T612和T613，晶体管T611、T612和T613在时钟CLK为“L”电平时为ON，在时钟CLK为“H”电平时为OFF。
预译码器62_0至62_3在结构上相同。因此，这里将代表性地描述预译码器62_0。如果对应的地址信号AD_0为“H”电平、时钟CLK为“H”电平并且对应的线为“H”电平，则预译码器62_0为对应的线L_0执行放电操作。另外，如果对应的地址信号AD_0为“L”电平并且对应的线为“L”电平，则预译码器62_0为对应的线L_0执行充电操作。
<预译码器的内部结构>
图17显示了图16中所示预译码器62_0的内部结构。预译码器62_0包括晶体管T601、T602、T603和T604、延迟电路605、反相器606、NAND电路607以及反相器608。晶体管T601至T604串联连接在电源节点和地节点之间。延迟电路605接收线L_0的电位。反相器606使延迟电路605的输出反相，并输出反相后的信号。晶体管T601在其栅极接收反相器606的输出。晶体管T604在其栅极接收延迟电路605的输出。
当线L_0的电位为“H”电平时(当线的电位为“(3/4)×Vdd”或更高时)，晶体管T601和T604为ON。在此期间，如果地址信号AD_0为“H”电平且时钟CLK为“H”电平，那么晶体管T602为OFF而晶体管T603为ON。这就将线L_0与地节点相连接，从而允许为线L_0放电。当线L_0的电位为“H”电平时，如果地址信号AD_0和时钟CLK中至少一个为“L”电平，那么晶体管T602为ON而晶体管T603为OFF。这就将线L_0“H”与电源节点相连接，从而允许为线L_0充电。当线L_0的电位为“L”电平时(当该线的电位为“VSS”时)，晶体管T601和T604为OFF。所以，在此期间，即使地址信号AD_0和时钟CLK都为“H”电平，也不执行放电和充电。
<操作>
将参照图18描述图16中译码器电路的操作。
假设时钟CLK为“H”电平。在该状态中，均衡器电路61的晶体管T611至T613为OFF。还假设地址信号AD_0至AD_2为“L”电平而地址信号AD_3为“H”电平。在该状态中，预译码器62_0至62_2将与它们对应的线和电源节点相连接，从而允许线L_0至L_2的电位为“Vdd”。同时，线L_3的电位为“VSS”，因此在预译码器62_3中，晶体管T601和T604转变为OFF。
然后，地址信号AD_3变为“L”电平，并且在预译码器62_3中，晶体管T602转变为ON而晶体管T603转变为OFF。另外，时钟CLK变为“L”电平，并且在预译码器62_3中，晶体管T611至T613转变为ON。这导致线L_0至L_2的电位从“Vdd”下降，而线L_3的电位从“VSS”上升。
然后，时钟CLK变为“H”电平，在均衡器电路61中，晶体管T611至T613转变为OFF。此时，线L_0至L_3的电位为“(3/4)×Vdd”。地址信号AD_1至AD_3保持在“L”电平。因此，在预译码器62_1至62_3中，晶体管T602为ON而晶体管T603为OFF，从而导致线L_1至L_3的电位从“(3/4)×Vdd”向“Vdd”上升。与此相反，地址信号AD_0向“H”电平上升，因此，在预译码器62_0中，晶体管T602为OFF而晶体管T603为ON，从而导致线L_0的电位从“(3/4)×Vdd”向“VSS”下降。然后，地址信号AD_0变为“L”电平。在预译码器62_0中，晶体管T602转变为ON而晶体管T603转变为OFF。另外，时钟CLK变为“L”电平，在均衡器电路61中，晶体管T611至T613转变为ON。这导致线L_1至L_3的电位从“Vdd”下降，线L_0的电位从“VSS”上升。
如上所述，在时钟CLK为“H”电平期间，为线L_0至L_3中任一个执行放电。在时钟CLK为“L”电平期间，线L_0至L_3被均衡。换言之，线L_0至L_3在执行放电或充电之前被均衡。
<效果>
如上所述，在充电中，被取走电荷的线(线L_0)与被存储电荷至电源节点电位“Vdd”的线(线L_1、L_2和L_3)被均衡。通过这一均衡，线L_0的电位能够设置在“(3/4)× Vdd”。换言之，能够将充电电位抑止到低于电源节点电位“Vdd”的“(3/4)×Vdd”，因此能够减少充电到线上的电荷量。另外，能够缩短对线充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
(实施例7)<结构>
图19显示了本发明实施例7中译码器电路的结构。该电路包括电源控制电路11B、预译码器12B和行译码器13。
电源控制电路11B向预译码器12B输出控制电压。控制电压的电压值“VSS1”高于地节点的电位“VSS”。
预译码器12B与线L_0相连接并根据地址信号AD操作，其包括反相器101、晶体管T102B以及晶体管T103B。晶体管T102B和T103B串联连接在电源控制电路11B和电源节点之间晶体管T102B连接在电源控制电路11B和晶体管T103B之间，并在其栅极接收地址信号AD，而晶体管T103B连接在晶体管T102B和电源节点之间，并在其栅极接收反相器101的输出。位于晶体管T102B和T103B之间的连接节点N12B与线L_0相连接。
除了译码部分13_0至13_3的结构之外，行译码器13在结构上与图1中所示的行译码器相同。此处将代表性地描述译码部分13_0。
译码部分13_0包括串联连接在地节点和线L_0之间的晶体管T131和T132晶体管T131连接在线L_0和晶体管T132之间，并在其栅极接收外部地址信号ADU_0，而晶体管T132连接在晶体管T131和地节点之间，并在其栅极接收外部地址信号ADU_0。在位于晶体管T131和T132之间的连接节点N13处产生的电压被输出来作为驱动信号WL_0。
<操作>
将描述图19中译码器电路的操作。需要注意的是，在下面的描述中，将不考虑晶体管的阈值电压。
当地址信号ADU_0为“L”电平时，晶体管T131为ON而晶体管T132为OFF。因此，连接节点N13的电位等于连接节点N12B的电位。当地址信号ADU_0为“H”电平时，晶体管T131为OFF而晶体管T132为ON。因此，连接节点N13的电位等于地节点的电位。
如图20所示，当地址信号AD为“L”电平时，反相器101的输出S101为“H”电平。因此，在该状态中，晶体管T102B为ON而晶体管T103B为OFF。所以，连接节点N12B的电位等于来自电源控制电路11B的控制电压的电压值“VSS1”。在此期间，如果地址信号ADU_0为“L”电平时，连接节点N13的电位为低于电源节点电位“Vdd”的“VSS1”。
当地址信号AD为“H”电平时，反相器101的输出S101为“L”电平。因此，在该状态中，晶体管T102B为OFF而晶体管T103B为ON。所以，连接节点N12B的电位等于电源节点的电位“Vdd”。在此期间，如果地址信号ADU_0为“L”电平时，连接节点N13的电位为电源节点的电位“Vdd”。
<效果>
如上所述，通过将提供给晶体管T102B一个端子的电压设置成高于地节点的电位“VSS”，能够降低连接节点N12B的电位幅度。由此，能够减少从连接节点N12B释放的电荷量，也能够缩短对连接节点N12B充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
尽管在图19中晶体管T102B和T131为p型晶体管，但它们可以是n型晶体管。
(实施例8)<结构>
图21显示了本发明实施例8中译码器电路的结构。除了提供预译码器22B以代替图19中所示的电源控制电路11B和预译码器12B之外，该电路在结构上与图19中译码器电路相同。除了提供晶体管T202B和T203B以代替图19中所示的晶体管T102B和T103B之外，预译码器22B与图19中所示的预译码器在结构上相同。晶体管T202B和T203B与晶体管T131具有相同的导电类型。例如，当晶体管T131为p型时，晶体管T202B和T203B也为p型。
<操作>
将描述图21中译码器电路的操作。需要注意的是，在下面的描述中，假设晶体管T202B阈值电压的绝对值为“|Vt81|”，并且不考虑晶体管T203B和T131的阈值电压。
如图22所示，当地址信号AD为“L”电平时，反相器101的输出为“H”电平。因此，在该状态中，晶体管T202B为ON而晶体管T203B为OFF。所以，连接节点N12B的电位为通过在地节点的电位上加上晶体管T202B的阈值电压得到的值“VSS+|VT81|”。在此期间，如果地址信号ADU_0为“L”电平，那么连接节点N13的电位不是为“Vdd”而是为“VSS+|VT81|”。
当地址信号AD为“H”电平时，反相器101的输出S101为“L”电平。因此，在该状态中，晶体管T202B为OFF而晶体管T203B为ON。所以，连接节点N12B的电位等于电源节点的电位“Vdd”。在此期间，如果地址信号ADU_0为“L”电平，那么连接节点N13的电位为“Vdd”。
<效果>
如上所述，通过将预译码器中晶体管T202B和T203B设置成具有与译码部分中晶体管T131相同的导电类型，能够降低连接节点N12B的电位幅度。由此，能够减少从连接节点N12B释放的电荷量，也能够缩短对连接节点N12B充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
如图23所示，预译码器22B可以包括代替图21中所示晶体管T202B的晶体管T202B_1和T202B_2。在此情况中，也能够获得基本上相同的效果。晶体管T202B_1和T202B_2串联连接在晶体管T203B和地节点之间，并在其栅极接收地址信号AD。晶体管T202B_1和T202B_2的导电类型与晶体管T131的导电类型相同。
此处假设晶体管T202B_1和T202B_2的阈值电压的绝对值分别为“|Vt811|”和“|Vt812|”以及由反偏压效应引起的电压降为“β”，当地址信号AD为“L”电平时连接节点N12B的电位将会为“VSS+(|Vt811|+|Vt812|+β)”。亦即，能够使得放电电位(放电的连接节点N12B的电位)高于地节点的电位“VSS”。
如图24所示，译码器电路可以进一步具有输出控制电压的衬底控制电路21B。在这种情况中，预译码器22B包括代替图21中晶体管T202B的晶体管T204B。晶体管T204B在衬底接收来自位衬底控制电路21B的控制电压。在此假设当控制电压等于地节点的电位“VSS”时晶体管T204B的阈值电压的绝对值为“|Vt82|”，那么当控制电压为反向偏压(Vbb)时，晶体管T204B的阈值电压的绝对值将会是高于“|Vt82|”的“|Vt82α|”。
如图25所示，当地址信号AD为“L”电平时，连接节点N12B的电位为通过在地节点的电位上加上晶体管T204B的阈值电压而获得的值“VSS+|Vt82α|”。亦即，能够使得放电电压高于地节点的电位“VSS”。
如图26所示，衬底控制电路21B可以根据地址信号AD输出控制电压。预译码器22B中的晶体管T204B和译码部分130中的晶体管T131在衬底接收来自衬底控制电路21B的控制电压。晶体管T204B和T131的阈值电压的绝对值在控制电压为正向偏压(-Vdd)时比在控制电压等于地节点的电位“VSS”时小。
如图27所示，当地址信号AD为“L”电平时，衬底控制电路21B输出反向偏压控制电压(Vbb)。由于这一控制电压，晶体管T204B的阈值电压的绝对值为高于“|Vt82|”的“|Vt82α|”。因此，连接节点N12B的电位不会低于“|VSS+|Vt82α|”。另外，由于当阈值电压较高时放电速度较低，因而能够减少从连接节点N12B释放的电荷量。当地址信号AD为“H”电平时，衬底控制电路21B输出正向偏压控制电压(-Vbb)。由于这一控制电压，降低了晶体管T131的阈值电压的绝对值，并由此缩短了对连接节点N12B充电所需的时间。
(实施例9)<结构>
图28显示了本发明实施例9中译码器电路的结构。除了提供预译码器32B代替了图21中所示的预译码器22B之外，该电路与图21中译码器电路在结构上相同。需要注意的是，在图28中只显示了预译码器32B、线L_0和行译码器13中的译码部分13_0。预译码器32B包括定时控制电路301B以及晶体管T302B和T303B。定时控制电路301B包括多个逻辑元件(图例中的反相器1B、NAND电路3B和延迟电路4B)。定时控制电路301B根据外部时钟CLK输出控制信号S302B和S303B。晶体管T302B和T303B串联连接在电源节点和地节点之间晶体管T302B连接在地节点和晶体管T303B之间，并在其栅极接收NAND电路3B的输出(控制信号S302B)，而晶体管T303B连接在晶体管T302B和电源节点之间，并在其栅极接收反相器1B的输出(控制信号S303B)。位于晶体管T302B和T303B之间的连接节点N32B与线L_0相连接。
<操作>
参照图29描述图28中译码器电路的操作。需要注意的是，在下面的描述中，将不考虑晶体管的阈值电压。
在时刻t1，时钟CLK从“H”电平改变为“L”电平。随着此电平改变，控制信号S302B从“H”电平改变为“L”电平，从而将晶体管T302B从OFF转变为ON。控制信号S303B从“L”电平改变为“H”电平，从而将晶体管T303B从ON转变为OFF。因此，连接节点N32B的电位从电源节点的电位“Vdd”下降。
在时刻t2，延迟电路4B的输出CLKPLS从“L”电平改变为“H”电平。随着这一改变，控制信号S302B从“L”电平改变为“H”电平，从而将晶体管T302B从ON转变为OFF。控制信号S303B保持在“H”电平，从而保持晶体管T303B处于OFF状态。因此，连接节点N32B的电位为高于地节点的电位“VSS”的“VSS+α”。
在时刻t3，时钟CLK从“L”电平改变为“H”电平。随着这一改变，控制信号S303B从“H”电平改变为“L”电平，从而将晶体管T303B从OFF转变为ON。控制信号S302B保持在“H”电平，从而保持晶体管T302B处于OFF状态。因此，连接节点N32B的电位向电源节点的电位“Vdd”上升。
<效果>
如上所述，通过在连接节点N32B的电位达到地节点的电位“VSS”之前将晶体管T302B转变为OFF，能够降低连接节点N32B的电位的幅度。因此，能够减少从连接节点N32B释放的电荷量，也能够缩短对连接节点N32B充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
需要注意的是，尽管图28中的晶体管T303B和T131是p型的，但是它们也可以是n型的。
(实施例10)<结构>
图30显示了本发明实施例10中译码器电路的结构。除了提供预译码器42B代替了图10中所示的预译码器32B之外，该电路与图28中译码器电路在结构上相同。预译码器42B包括晶体管T402B和T403B，晶体管T402B和T403B串联连接在电源节点和地节点之间晶体管T402B连接在地节点和晶体管T403B之间，并在其栅极接收外部时钟CLK，而晶体管T403B连接在晶体管T402B和电源节点之间，并在其栅极接收外部时钟CLK。位于晶体管T402B和T403B之间的连接节点N42B与线L_0相连接。
晶体管T402B的W/L比等于或小于晶体管T403B的W/L比的两倍。例如，假设晶体管T402B和T403B的栅极长度彼此相等，晶体管T402B的栅极宽度等于或小于晶体管T403B的栅极宽度的两倍。可替换地，假设晶体管T402B和T403B的栅极宽度彼此相等，晶体管T402B的栅极长度等于或大于晶体管T403B的栅极长度的一半。根据上面描述的结构，可以使得每单位时间流过晶体管T402B的电流量小于每单位时间流过晶体管T403B的电流量。换言之，晶体管T402B的电流能力弱于晶体管T403B的电流能力。晶体管T403B的电流能力可以是常规水平的。
<操作>
参照图31描述图30中译码器电路的操作。
在时刻t1，时钟CLK从“L”电平改变为“H”电平。随着这一改变，晶体管T402B从OFF转变为ON，而晶体管T403B从ON转变为OFF。因此，连接节点N42B的电位从电源节点的电位“Vdd”下降。
在时刻t2，时钟CLK从“H”电平改变为“L”电平。随着这一改变，晶体管T402B从ON转变为OFF。此时，由于晶体管T402B的电流能力比较弱，所以连接节点N42B的电位没有达到地节点的电位VSS(而是“VSS+γ”)。同时，晶体管T403B从OFF转变为ON。因此，连接节点N42B的电位从“VSS+γ”上升。
在时刻t3，时钟CLK从“L”电平改变为“H”电平。随着这一改变，晶体管T402B从OFF转变为ON，而晶体管T403B从ON转变为OFF。此时，由于晶体管T403B的电流能力比较强，所以连接节点N42B的电位已经达到了电源节点的电位Vdd。
<效果>
如上所述，通过在连接节点N42B的电位达到地节点的电位“VSS”之前将晶体管T402B转变为OFF，能够降低连接节点N42B的电位的幅度。因此，能够减少从连接节点N42B释放的电荷量，也能够缩短对连接节点N42B充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
(实施例11)<结构>
图32显示了本发明实施例11中译码器电路的结构。除了提供预译码器52B来代替图28中所示的预译码器32B，该电路与图28中译码器电路在结构上相同。预译码器52B包括反相器501和晶体管T502B。晶体管T502B连接在线L_0和电源节点之间，并在其栅极接收反相器501的输出。晶体管T502B具有与晶体管T131相同的导电类型。
<操作>
参照图33描述图32中译码器电路的操作。需要注意的是，在下面的描述中，假设晶体管T502B的阈值电压的绝对值为“|Vt111|”。
在时刻t1，晶体管T131从OFF转变为ON，而晶体管T132从ON转变为OFF。因此，连接节点N13从地节点断开，连接到连接节点N52B。此时，连接节点N52B的电位为“VSS+|Vt111|”。因此，连接节点N13的电位被保持在地节点的电位“VSS”。
在时刻t2，晶体管T502B从OFF转变为ON。因此，连接节点N52B连接到电源节点，从而导致连接节点N52B的电位从“VSS+|Vt11|”向电源节点的电位“Vdd”上升。连接节点N13的电位也从“VSS”向电源节点的电位“Vdd”上升。
在时刻t3，晶体管T131从ON转变为OFF，而晶体管T132从OFF转变为ON。因此，连接节点N13从连接节点N52B断开，而连接到地节点。因此，连接节点N13的电位从电源节点的电位“Vdd”向地节点的电位“VSS”下降。
在时刻t4，晶体管T502B从ON转变为OFF，从而将连接节点N52B从电源节点断开。
在时刻t5，晶体管T131从OFF转变为ON，而晶体管T132从ON转变为OFF。因此，连接节点N13从地节点断开，而后连接到连接节点N52B。此时，由于连接节点N13的电位为“VSS”而连接节点N52B的电位为“Vdd”，所以存储在连接节点N52B中的电荷被连接节点N13共享了，导致连接节点N13和N52B的电位都变为“VSS+|Vt111|”。
在时刻t6，晶体管T502B从OFF转变为ON。因此，连接节点N52B连接到电源节点，从而导致连接节点N52B的电位从“VSS+|Vt111|”向电源节点的电位“Vdd”上升。另外，连接节点N13的电位也从“VSS+|Vt111|”向电源节点的电位“Vdd”上升。
<效果>
如上所述，通过在连接节点N13和连接节点N52B之间共享电荷，能够调整连接节点N13的电位。另外，还能防止连接节点N52B的电位降低到“VSS+|Vt111|”以下。因此，能够降低连接节点N52B的电位的幅度，从而减少从连接节点N52B放电的电荷量。另外，能够缩短对连接节点N52B充电/放电所需的时间。这样，能够获得高速操作和低的功率消耗。
(实施例12)<结构>
图34显示了本发明实施例12中译码器电路的结构。除了预译码器12A的内部结构之外，该电路与图1中译码器电路在结构上相同。需要注意的是，在图34中只显示了与线L_0相连接的译码部分13_0。
预译码器12A包括代替了图1中所示的反相器101的定时控制电路701。定时控制电路701包括多个逻辑元件(图例中的反相器7_1和7_2、NAND电路7_3以及延迟电路7_4)。晶体管T102A在其栅极接收反相器7_1的输出(控制信号S702)，晶体管T103A在其栅极接收反相器7_2的输出(控制信号S703)。
<操作>
将参照图35描述图34中译码器电路的操作。
定时控制电路701在将控制信号S703的电平从“H”改变为“L”之后将控制信号S702的电平从“L”改变为“H”，在将控制信号S702的电平从“H”改变为“L”之后将控制信号S703的电平从“L”改变为“H”。另外，定时控制电路701在将控制信号S702的电平从“H”改变为“L”之后将控制信号S703的电平从“L”改变为“H”，在将控制信号S703的电平从“H”改变为“L”之后将控制信号S702的电平从“L”改变为“H”。换言之，提供了控制信号S702和S703都为“L”的时期。
为了实现上述定时，可以调整NAND电路7_3和反相器7_4中的延迟量。
<效果>
如上所述，通过提供晶体管T102A和T103A都为OFF的时期，可以防止从电源节点经过晶体管T102A和T103A流到地节点的直通电流的发生。
在其它实施例中，通过利用如图34所示的定时控制电路701也可以获得上述效果，从而调整包含在预译码器中的晶体管的ON/OFF。
(实施例13)<结构>
图36显示了本发明实施例13中译码器电路的结构。该电路除了图1中译码器电路的部件之外还包括感测放大器(sense amp)定时产生电路81。感测放大器定时产生电路81包括NAND电路811和812，以及或非(NOR)电路813，并且感测放大器定时产生电路81根据线L_0、L_1、L_2和L_3的电位将定时信号SAE的电平改变为“H”。定时信号SAE用于驱动一感测放大器(未示出)。
<操作>
将参照图37描述图36中译码器电路的操作。
当时钟CLK为高频时，与其为低频时相比，存储在连接节点N12A中的电荷量较少。在高频中，从时钟CLK变为“H”电平的时刻到驱动电压WL_0变为“H”电平的时刻的时间长度短。与此相反，当时钟CLK为低频时，与其为高频时相比，存储在连接节点N12A中的电荷量较多。在低频中，从时钟CLK变为“H”电平的时刻到驱动电压WL_0变为“H”电平的时刻的时间长度长。
假设分别用“X”和“Y”来表示在高频时钟情况下和在低频时钟情况下从时钟CLK变为“H”电平的时刻到驱动电压WL_0变为“H”电平的时刻的时间长度，那么时间Y比时间X长。为了让感测放大器正常地探测驱动电压WL_0，必须在驱动电压WL_0上升的时刻驱动感测放大器。然而，由于普通感测放大器根据作为源信号的时钟CLK进行操作，因而如果从时钟CLK变为“H”电平的时刻到驱动信号WL_0变为“H”电平的时刻的时间长度发生变化，那么感测放大器就不能稳定地操作。
一旦所有的L_0至L_3为“H”电平，感测放大器定时产生电路81就将定时信号SAE改变为“H”电平。一旦来自感测放大器定时产生电路81的定时信号SAE变为“H”电平，感测放大器(未示出)就开始驱动。如图37所示，定时信号SAE在固定时刻(时刻Z)变为“H”电平。因此，感测放大器(未示出)能够正常地探测从行译码器13输出的驱动电压WL_0。
<效果>
如上所述，通过产生定时信号，能够独立于频率来驱动感测放大器，并由此确保稳定的操作。
尽管在本实施例中在图1的译码电路中增加了感测放大器定时产生电路81，但是它也可应用于其它实施例。
(实施例14)<结构>
图38显示了本发明实施例14中译码器电路的结构。该电路除了图1中译码器电路的部件之外，还包括线L_91、复制预译码器92、复制行译码器93以及感测放大器定时产生电路94。
复制预译码器92在结构上与预译码器12A相同，并且复制行译码器93在结构上与被包括在行译码器13中的一个译码部分(图例中的译码部分13_0)相同。复制预译码器92、复制行译码器93和感测放大器定时产生电路94与线L_91相连接。
图39显示了图38中所示的复制预译码器92、复制行译码器93和感测放大器定时产生电路94的内部结构。
复制预译码器92包括反相器901以及晶体管T902和T903。反相器901对应于与图1中的反相器101。晶体管T902对应于图1中的晶体管T102A，并且具有与晶体管T102A基本上相同的特性(例如阈值电压、W/L比、电流能力，等等)。晶体管T903对应于图1中的晶体管T103A，并且具有与晶体管T103A基本上相同的特性。
行译码器93包括晶体管T931、T932和T933以及反相器934。晶体管T931对应于图1中的晶体管T131，并且具有与晶体管T131基本上相同的特性。晶体管T932对应于图1中的晶体管T132，并且具有与晶体管T132基本上相同的特性。晶体管T933和反相器934分别对应于图1中的晶体管T133和反相器134，并且具有与晶体管T133和反相器134基本上相同的特性。
感测放大器定时产生电路94包括延迟电路908和909，并根据连接节点N92电位的变化输出定时信号SAE。
<效果>
如上所述，通过单独提供用于产生定时信号的结构，该定时信号用于驱动感测放大器，能够防止发生逻辑元件的信号延迟，并且感测放大器能够很快地操作。
为了提供用于任何实施例(例如，用于实施例2(图3))的复制预译码器，可以使得复制预译码器92具有与该实施例中译码器(例如，图3中的预译码器22A)基本上相同的内部结构。为了在实施例7至11中应用复制行译码器93，可以使得复制行译码器93具有与图19中所示的行译码器13基本上相同的内容结构。
如图40所示，译码器电路可以进一步具有输出衬底电压的衬底控制电路95。复制预译码器92中的晶体管T902和复制行译码器93中的晶体管T932在衬底接收来自衬底控制电路95的控制电压。如果衬底控制电路95输出控制信号的值等于晶体管T902和T932的阈值电压的变化的下限，那么能够降低晶体管T902和T932的阈值电压。因此，可以重复对预译码器的高速充电和从所述行译码器到线L_0的电荷量的增加。所以，可以确保针对阈值电压的变化的稳定操作。
(晶体管的构造)将参照图41和图42描述上述实施例中的晶体管T132的示例性构造。图41和图42分别是晶体管T132的俯视图和横截面视图。晶体管T132包括半导体衬底1000、扩散层1001_1、1001_2和1001_3、栅电极1002_1和1002_2、第一层线1003、第二层线1004、第一第二层间通路1005以及CA1006。扩散层1001_1、1001_2和1001_3形成于半导体衬底1000中。栅电极1002_1形成在半导体衬底1000上方，从而在宽度方向上在两端与扩散层1001_1和1001_2相交搭。栅电极1002_2形成在半导体衬底1000上方，从而在宽度方向上在两端与扩散层1001_2和1001_3相交搭。第一层线1003形成在扩散层1001_2上方。第二层线1004形成在第一层线1003和栅电极1002_1和1002_2上方。第一第二层间通路1005电连接第一层线1003和第二层线1004。CA 1006电连接扩散层1001_2和第一层线1003。栅电极1002_1和1002_2通过栅电极连接器1002_3彼此相连接。在图41中，栅电极1002_1和1002_2以及栅电极连接器1002_3被成一整体而形成U形的栅电极。扩散层1001_1、1001_2和1001_3形成在半导体衬底1000中，从而彼此平行地延伸。栅电极1002_1沿着扩散层1001_1和1001_2延伸，栅电极1002_2沿着扩散层1001_2和1001_3延伸。第一层线1003位于栅电极1002_1和1002_2之间。
第一层线1003的长度大约在“(栅极宽度×0.1)/栅电极分割的数量”和“(栅极宽度×1.0)/栅电极分割的数量”之间。
通过采用这样的构造，能够平分扩散电容，还能够降低线路电容。这就允许了高速操作。
上面描述的构造也可以用于晶体管T132之外的其它晶体管。
<晶体管T132的阈值电压>
将讨论上面描述的实施例中晶体管T132的阈值电压。例如，在图1(实施例1)中，如果晶体管T132的阈值电压与晶体管T102A的阈值电压相比非常地小，那么就容易通过晶体管T102A对连接节点N12A充电。然而，在晶体管T132中容易发生假信号(glitch)。这可能会导致错误的操作，例如在接收驱动电压WL_0的电路中的多次选择。为了避免这样的问题，可以使晶体管T132的阈值电压高于晶体管T102A的阈值电压，从而抑止晶体管T132中假信号的发生。在其它实施例中，也可以通过为晶体管T132设置高的阈值电压来获得基本上相同的效果。
尽管在以上描述的实施例中预译码器与线L_0相连接，但是一个预译码器也可以与每个其它的线L_1、L_2及L_3相连接。在这种情况下，也可以为每个线获得基本上相同的效果。另外，可以提供两个或多个行译码器。在这种情况下，只要每个译码部分和每个行译码器中与其对应的线相连接，就可以获得基本上相同的效果。
如上所述，本发明的译码器电路能够在保证高速操作和低功率消耗的同时确保稳定的操作，并可用作用于驱动字线的译码器电路、具有启动功能的译码器电路及其类似物。
权利要求
1.一种译码器电路，包括用于提供第一电压的电源控制电路；串联连接在该电源控制电路和第一参考节点之间的第一晶体管和第二晶体管；以及连接在第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管，其中，该第一晶体管连接在所述电源控制电路和第二晶体管之间，并在其栅极接收第一信号，该第二晶体管连接在所述第一晶体管和第一参考节点之间，并在其栅极接收与该第一信号相对应的第二信号，该第三晶体管连接在所述第二参考节点和第四晶体管之间，并在其栅极接收第三信号，该第四晶体管连接在该第三晶体管和所述连接节点之间，并在其栅极接收与该第三信号相对应的第四信号，并且所述第一电压和该第一参考节点之间的电位差小于所述第一参考节点和第二参考节点之间的电位差。
2.根据权利要求1所述的译码器电路，进一步包括串联连接在所述电源控制电路和第一参考节点之间的第一复制晶体管和第二复制晶体管；串联连接在该第二参考节点与位于所述第一复制晶体管和第二复制晶体管之间的复制连接节点之间的第三复制晶体管和第四复制晶体管；以及感测放大器定时产生电路，其用于根据该复制连接节点的电位变化，输出用于驱动一感测放大器的定时信号，其中，该第一复制晶体管具有与所述第一晶体管基本上相同的特性，而且连接在所述电源控制电路和第二复制晶体管之间，并在其栅极接收所述第一信号，该第二复制晶体管具有与所述第二晶体管基本上相同的特性，而且连接在第一复制晶体管和第一参考节点之间，并在其栅极接收所述第二信号，该第三复制晶体管具有与所述第三晶体管基本上相同的特性，而且连接在第二参考节点和第四复制晶体管之间，并在其栅极接收所述第三信号，该第四复制晶体管具有与所述第四晶体管基本上相同的特性，而且连接在第三复制晶体管和复制连接节点之间，并在其栅极接收所述第四信号。
3.一种译码器电路，包括串联连接在第一参考节点和第二参考节点之间的第一晶体管和第二晶体管；以及串联连接在该第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管，其中，该第一晶体管连接在所述第二参考节点和第二晶体管之间，并在其栅极接收第一信号，该第二晶体管连接在所述第一晶体管和第一参考节点之间，并在其栅极接收与该第一信号相对应的第二信号，该第三晶体管连接在所述第二参考节点和第四晶体管之间，并在其栅极接收第三信号，该第四晶体管连接在该第三晶体管和所述连接节点之间，并在其栅极接收与该第三信号相对应的第四信号，并且所述第一晶体管、第二晶体管和第四晶体管为相同的导电类型。
4.根据权利要求3所述的译码器电路，其中，所述第一晶体管由串联连接在所述第二参考节点和第二晶体管之间的多个晶体管组成，并且所述多个晶体管在其栅极接收所述第一信号。
5.根据权利要求3所述的译码器电路，进一步包括衬底控制电路，其用于输出反向偏压，其中，所述第一晶体管在衬底接收来自该衬底控制电路的反向偏压。
6.根据权利要求5所述的译码器电路，其中，所述衬底控制电路根据所述第一信号的信号电平，输出正向偏压和反向偏压中的任一个，并且所述第一晶体管和第四晶体管在衬底接收该衬底控制电路的输出。
7.一种译码器电路，包括串联连接在第一参考节点和第二参考节点之间的第一晶体管和第二晶体管；以及连接在该第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管，其中，该第一晶体管连接在所述第二参考节点和第二晶体管之间，并在其栅极接收第一信号，该第二晶体管连接在所述第一晶体管和第一参考节点之间，并在其栅极接收与该第一信号相对应的第二信号，该第三晶体管连接在所述第二参考节点和第四晶体管之间，并在其栅极接收第三信号，该第四晶体管连接在该第三晶体管和所述连接节点之间，并在其栅极接收与该第三信号相对应的第四信号，并且在该第一晶体管被转变为导通ON之后，在所述连接节点的电位达到第二参考节点的电位之前，该第一晶体管被转变为截止OFF。
8.根据权利要求7所述的译码器电路，其中，该第一晶体管为ON且该第二晶体管为OFF的时期比该第一晶体管为OFF且该第二晶体管为ON的时期短。
9.根据权利要求7所述的译码器电路，其中，该第一晶体管的栅极宽度/栅极长度比(W/L比)等于或小于该第二晶体管的W/L比的两倍。
10.一种译码器电路，其具有第一模式和第二模式、以及在从第一模式转变到第二模式的期间或者从第二模式转变到第一模式的期间执行的第三模式，该电路包括第一晶体管，其连接在一连接节点和接收第一电位的第一参考节点之间，并在其栅极接收第一信号；第二晶体管，其连接在该连接节点和接收第二电位的第二参考节点之间，并在其栅极接收与第一信号相对应的第二信号；第三晶体管和第四晶体管，其串联连接在该连接节点和第二参考节点之间；开关电路，其用于如果该连接节点的电位在该第二电位和一预定电位之间，则将所述第一晶体管和第二晶体管与该连接节点相连，以及如果该连接节点的电位在该第一电位和该预定电位之间，则将所述第一晶体管和第二晶体管从该连接节点断开；存储节点，其用于存储与第一电位或第二电位相对应的电荷；以及均衡器电路，其用于将所述连接节点与该存储节点相连或者将该连接节点从该存储节点断开，其中所述预定电位为在第一电位和第二电位之间的电位，该第三晶体管被连接在所述第二参考节点和第四晶体管之间，并在其栅极接收第三信号，该第四晶体管被连接在所述第三晶体管和连接节点之间，并在其栅极接收与该第三信号相对应的第四信号，在第一模式时，所述均衡器电路处于断开状态，第一晶体管为ON而第二晶体管为OFF，并且与该第一电位相对应的电荷存储于所述存储节点中，在第二模式时，所述均衡器电路处于断开状态，第一晶体管为OFF而第二晶体管为ON，并且与该第二电位相对应的电荷存储于所述存储节点中，并且在第三模式时，所述均衡器电路处于连接状态。
11.根据权利要求1、3、7和10中任一项所述的译码器电路，其中，所述第一晶体管和第二晶体管具有第一模式和第二模式以及第三模式，该第三模式在从第一模式转变到第二模式时或者从第二模式转变到第一模式时执行，在第一模式时第一晶体管为ON而第二晶体管为OFF，在第二模式时第一晶体管为OFF而第二晶体管为ON，并且在第三模式时第一晶体管和第二晶体管为OFF。
12.根据权利要求1、3、7和10中任一项所述的译码器电路，进一步包括感测放大器定时产生电路，其用于根据所述连接节点的电位变化，输出用于驱动一感测放大器的定时信号。
13.根据权利要求3、7和10中任一项所述的译码器电路，进一步包括串联连接在第一参考节点和第二参考节点之间的第一复制晶体管和第二复制晶体管；串联连接在该第二参考节点与位于所述第一复制晶体管和第二复制晶体管之间的复制连接节点之间的第三复制晶体管和第四复制晶体管；以及感测放大器定时产生电路，其用于根据该复制连接节点的电位变化，输出用于驱动一感测放大器的定时信号，其中，该第一复制晶体管具有与所述第一晶体管基本上相同的特性，而且连接在第二参考节点和第二复制晶体管之间，并在其栅极接收所述第一信号，该第二复制晶体管具有与所述第二晶体管基本上相同的特性，而且连接在第一复制晶体管和第一参考节点之间，并在其栅极接收所述第二信号，该第三复制晶体管具有与所述第三晶体管基本上相同的特性，而且连接在第二参考节点和第四复制晶体管之间，并在其栅极接收所述第三信号，该第四复制晶体管具有与所述第四晶体管基本上相同的特性，而且连接在第三复制晶体管和复制连接节点之间，并在其栅极接收所述第四信号。
14.根据权利要求13所述的译码器电路，进一步包括衬底控制电路，其用于输出与所述第一复制晶体管和第四复制晶体管的阈值电压相对应的控制电压，其中，所述第一复制晶体管和第四复制晶体管在衬底接收来自该衬底控制电路的控制电压。
15.根据权利要求1、3、7和10中任一项所述的译码器电路，其中，所述第四晶体管包括第一扩散层、第二扩散层和第三扩散层，它们形成于半导体衬底中，并以预定间隔彼此平行地延伸；第一栅电极，其形成于半导体衬底上方，并沿着第一扩散层和第二扩散层延伸；第二栅电极，其形成于半导体衬底上方，并沿着第二扩散层和第三扩散层延伸；第一层线，其形成于第二扩散层上方，位于第一栅电极和第二栅电极之间，并沿着第二扩散层延伸；以及第二层线，其形成于第一栅电极和第二栅电极以及第一层线上方，与第一层线电连接，并且不与第一栅电极和第二栅电极电连接。
16.根据权利要求15所述的译码器电路，其中，所述第一层线的长度在“(栅极宽度×0.1)/栅电极分割的数量”和“(栅极宽度×1.0)/栅电极分割的数量”之间。
17.根据权利要求1、3、7和10中任一项所述的译码器电路，其中，所述第四晶体管的阈值电压的值等于或大于所述第一晶体管的阈值电压的值。
18.一种译码器电路，其包括串联连接在第一参考节点和第二参考节点之间的第一晶体管、第二晶体管和第三晶体管，其中，该第一晶体管连接在所述第一参考节点和第二晶体管之间，并在其栅极接收第一信号，该第二晶体管连接在所述第一晶体管和第三晶体管之间，并在其栅极接收第二信号，该第三晶体管连接在所述第二晶体管和第二参考节点之间，并在其栅极接收第三信号，并且所述第一晶体管与第二晶体管是相同的导电类型。
19.根据权利要求18所述的译码器电路，进一步包括感测放大器定时产生电路，其用于根据位于第一晶体管和第二晶体管之间的连接节点的电位变化，输出用于驱动一感测放大器的定时信号。
20.根据权利要求18所述的译码器电路，进一步包括串联连接在所述第一参考节点和第二参考节点之间的第一复制晶体管、第二复制晶体管和第三复制晶体管；以及感测放大器定时产生电路，其用于根据位于所述第一复制晶体管和第二复制晶体管之间的复制连接节点的电位变化，输出用于驱动一感测放大器的定时信号，其中，该第一复制晶体管具有与所述第一晶体管基本上相同的特性，而且连接在第一参考节点和第二复制晶体管之间，并在其栅极接收所述第一信号，该第二复制晶体管具有与所述第二晶体管基本上相同的特性，而且连接在第一复制晶体管和第三复制晶体管之间，并在其栅极接收所述第二信号，并且该第三复制晶体管具有与所述第三晶体管基本上相同的特性，而且连接在第二复制晶体管和第二参考节点之间，并在其栅极接收所述第三信号。
21.根据权利要求18所述的译码器电路，其中，所述第二晶体管包括第一扩散层、第二扩散层和第三扩散层，它们形成于半导体衬底中，并以预定间隔彼此平行地延伸；第一栅电极，其形成于半导体衬底上方，并沿着所述第一扩散层和第二扩散层延伸；第二栅电极，其形成于半导体衬底上方，并沿着所述第二扩散层和第三扩散层延伸；第一层线，其与第二扩散层电连接，位于所述第一栅电极和第二栅电极之间，并沿着第二扩散层延伸；以及第二层线，其形成于所述第一栅电极和第二栅电极以及第一层线上方，与第一层线电连接，并且不与所述第一栅电极和第二栅电极电连接。
22.根据权利要求18所述的译码器电路，其中，所述第二晶体管的阈值电压的值等于或大于所述第一晶体管的阈值电压的值。
全文摘要
本发明公开的译码器电路包括用于提供第一电压的电源控制电路；串联连接在该电源控制电路和第一参考节点之间的第一晶体管和第二晶体管；以及连接在第二参考节点与位于所述第一晶体管和第二晶体管之间的连接节点之间的第三晶体管和第四晶体管。第一晶体管在其栅极接收第一信号，第二晶体管在其栅极接收与第一信号相对应的第二信号。第三晶体管在其栅极接收第三信号，第四晶体管在其栅极接收与第三信号相对应的第四信号。所述第一电压和第一参考节点之间的电位差小于第一参考节点和第二参考节点之间的电位差。
文档编号H01L29/41GK1983442SQ20061016237
公开日2007年6月20日 申请日期2006年12月14日 优先权日2005年12月15日
发明者增尾昭, 角谷範彦, 法邑茂夫 申请人:松下电器产业株式会社