一种混合数制加法器的制作方法

专利名称：一种混合数制加法器的制作方法
技术领域：
本发明涉及一种混合数制加法器，特别涉及到一种混合数制加法器的实现方法和 具体硬件的结构，可用于嵌入式处理器、控制器以及专用soc中的运算器的设计和制造。
背景技术：
混合数制运算应用非常广泛，例如预付费的电子电表、电子水表、电子医疗设备 CT、电子血压计等众多电子产品中，都存在混合数制运算与转换的问题，运算主要是二进制 运算，传统的办法是通过软件完成，这种方式处理效率低，而且不利于嵌入式应用系统的开 发与维护。在处理器、控制器以及专用soc迅猛发展的今天，面对嵌入式系统应用开发周期 越来越短、可靠性要求越来越高、处理速度要求越来越快的市场需求驱动下，集成混合数制 运算功能于一个单芯片已成为嵌入式处理器、嵌入式控制器以及专用soc产品提供商的不 二选择。可是，特殊功能运算器的设计一直是国外封锁的核心技术，公开发表的文献中也鲜 有明确、详尽的实现方法与结构的报道。

发明内容
本发明的技术解决问题克服现有技术的不足，提供了一种混合数制加法器，本发 明的混合加法器单元结构面积小、运算功耗低，便于在芯片上实现，可根据计算需要对加法 器计算位数进行灵活扩展，能够实现二进制运算和BCD码表示的十进制数运算。
本发明的技术解决方案一种混合数制加法器，由n个四位混合加法器单元构成， 每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控 制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结 果选通器，四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端，输入数据 选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位 操作数b进行选通，输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端 和操作数b数据锁存控制器的输入端，操作数a数据锁存控制器和操作数b数据锁存控制 器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作 数b进行锁存，操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位 加法器的四位操作数输入端，其中操作数a数据锁存控制器的锁存结果接入四位加法器的 四位操作数输入a端，操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数 输入b端，四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算， 四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算 结果选通器的输入端，四位加法器的运算进位输出接入数制进位合成器的输入端，数值溢 出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信 号，十进制数BCD码溢出信号接入数制规格化器和数制进位合成器，数制规格化器根据十 进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准 BCD码的数制规格化数，数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通，数制进位合成器的输出作为本级混合加法器单元的进位 输出接入相邻高位混合加法器单元中四位加法器中的进位输入端，数制规格化器输出的数 制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端，混合数制 四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的 四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果，其中n 为自然数。 所述输入数据选通器为4位并行结构，每位结构相同，其中一位的结构包括第 一二输入与门、第二二输入与门、第三二输入与门、第四二输入与门、第一非门、第二非门、 第三非门、二输入与非门、二输入或门、第一二输入选择器和第二二输入选择器，执行周期 计数控制信号的低位接第一二输入与门的一个输入端，执行周期计数控制信号的高位通过 第一非门接第一二输入与门的另一个输入端，第一二输入与门的输出端接第二二输入与门 的一个输入端，数制控制信号接第二二输入与门的另一个输入端，第二二输入与门的输出 端接第一二输入选择器的AS控制端，执行周期计数控制信号的低位与高位作为二输入与
非门的两个输入端，数制控制信号通过第二非门接二输入或门的一个输入端，二输入与非 门的输出端接二输入或门的另一个输入端，二输入或门的输出端接第二二输入选择器的 AS控制端和第一二输入选择器的BS控制端，执行周期计数控制信号的高位接第三二输入 与门的一个输入端，执行周期计数控制信号的低位通过第三非门接第三二输入与门的另一 个输入端，第三二输入与门的输出端接第四二输入与门的一个输入端，数制控制信号接第 四二输入与门的另一个输入端，第四二输入与门的输出端接第二二输入选择器的BS控制 端，其中一位操作数a接第一二输入选择器的B数据端，与操作数a相同位的操作数b接 第二二输入选择器的A数据端，与操作数a相同位的数制规格化数接第一二输入选择器的 A数据端和第二二输入选择器的B数据端，第一二输入选择器的输出为选通的a操作数，第 二二输入选择器的输出为选通的b操作数。 所述操作数a数据锁存控制器和操作数b数据锁存控制器的结构相同，均为4位 并行结构，每位的结构包括第一二输入与门、第二二输入与门、第三二输入与门、第一反相 器、第二反相器、第三反相器、二输入或门、二输入或非门、二输入选择器和触发器，数制控 制信号的非接二输入选择器的AS控制端，数制控制信号接二输入选择器的BS控制端，选 通的操作数分别接二输入选择器的A数据端和触发器的D数据端，执行周期计数控制信号 的低位接第二二输入与门和第三二输入与门的一个输入端，执行周期计数控制信号通过第 二反相器接第一二输入与门的一个输入端，执行周期计数控制信号的高位通过第三反相器 接第一二输入与门和第三二输入与门的另一个输入端，执行周期计数控制信号的高位接第 二二输入与门的另一个输入端，第一二输入与门与第二二输入与门的输出接二输入或门的 两个输入端，二输入或门的输出接触发器的时钟端，触发器的输出通过第一反相器接二输 入或非门的一个输入端，第三二输入与门的输出接二输入或非门的另一个输入端，二输入 或非门的输出接二输入选择器的B数据端，二输入选择器的输出为锁存后的操作数。
所述四位加法器的结构包括第一全加器、第二全加器、第三全加器、第四全加器、
四输入或非门、反相器和二输入选择器，第一全加器、第二全加器、第三全加器和第四全加 器按行波进位连接，锁存a数据分别接到第一全加器、第二全加器、第三全加器和第四全加 器的A数据输入端，锁存b数据分别接到第一全加器、第二全加器、第三全加器和第四全加器的B数据输入端，低一级的进位合成信号接第一全加器的进位输入端C和二输入选择器 的B数据端，第一全加器的进位输出端CA接第二全加器的进位输入端C，第二全加器的进位 输出端CA接第三全加器的进位输入端C，第三全加器的进位输出端CA接第四全加器的进位 输入端C，第四全加器的进位输出端CA接二输入选择器的A数据端，第一全加器、第二全加 器、第三全加器和第四全加器的四个进位传递信号端PN接四输入或非门的四个输入端，四 输入或非门的输出分别接二输入选择器的AS控制端和反相器的输入端，反相器的输出接 二输入选择器的BS控制端，第一全加器、第二全加器、第三全加器和第四全加器的S端输出 四位运算结果，二输入选择器的输出为四位加法器的进位信号。 所述全加器的结构包括二输入或非门、第一二输入与非门、第二二输入与非门、
第三二输入与非门、第四二输入与非门、第五二输入与非门、第一二输入或门、第二二输入 或门、第一反相器和第二反相器，A数据输入端和B数据输入端作为二输入或非门的两个 输入，二输入或非门的输出为进位传递信号端PN，同时A数据输入端和B数据输入端作为 第一二输入与非门的两个输入，第一二输入与非门的输出为进位产生信号端GN， A数据输 入端和B数据输入端作为第一二输入或门的两个输入，第一二输入或门的输出和第一二输 入与非门的输出接第二二输入与非门的两个输入，第二二输入与非门的输出为半加运算结 果，半加运算结果接第一反相器的输入，第一反相器的输出接第二二输入或门和第三二输 入与非门的一个输入端，进位输入端C接第二二输入或门和第三二输入与非门的另一个输 入，第二二输入或门的输出和第三二输入与非门的输出接第四二输入与非门的两个输入， 第四二输入与非门的输出接第二反相器的输入，第二反相器的输出为全加器的运算结果， 第一二输入与非门的输出和第三二输入与非门的输出接第五二输入与非门的两个输入，第 五二输入与非门的输出为全加器的进位输出端CA。 所述数值溢出判断器的结构包括二输入或门、二输入与非门和反相器，四位加法 器第二位和第三位的运算结果接二输入或门的两个输入端，四位加法器最高位运算结果和 二输入或门的输出接二输入与非门的两个输入端，二输入与非门的输出通过反相器后得到 十进制数BCD码溢出信号。 所述数制进位合成器的结构包括二输入选择器和反相器，数制控制信号分别接
二输入选择器的AS控制端和反相器的输入端，反相器的输出接二输入选择器的BS控制端，
十进制数BCD码溢出信号接二输入选择器的A数据端，四位加法器的进位信号接二输入选
择器的B数据端，二输入选择器的输出为本级混合加法器单元的进位合成信号。 所述数制规格化器的结构包括第一全加器、第二全加器和异或门，四位加法器的
最低位运算结果直接输出为十进制规格化数的最低位，四位加法器的第二位运算结果接入
第一全加器的A输入端，四位加法器的第三位运算结果接入第二全加器的A数据端，十进制
数BCD码溢出信号接第一全加器、第二全加器的B数据端，第一全加器的进位输入端C接
地，第一全加器的进位输出端CA接第二全加器的进位输入端C，第二全加器的进位输出端
CA和四位加法器的最高位运算结果分别接异或门的两个输入端，异或门的输出为十进制规
格化数的最高位，第一全加器的运算结果输出为十进制规格化数的第二位，第二全加器的
运算结果输出为十进制规格化数的第三位。 所述混合数制四位运算结果选通器为四位并行结构，每位结构相同，其中一位的 结构包括第一反相器、第二反相器、第一二输入与门、第二二输入与门和二输入选择器，数制控制信号接第二反相器的输入，第二反相器的输出接二输入选择器的AS控制端，执行周 期计数控制信号的低位接第一反相器的输入，第一反相器的输出和执行周期计数控制信号 的高位接第一二输入与门的两个输入端，第一二输入与门的输出与数制控制信号接第二二 输入与门的两个输入端，第二二输入与门的输出接二输入选择器的BS控制端，四位加法器 的其中一位运算结果接二输入选择器的A数据端，与四位加法器的运算结果相同位的十进 制规格化数接二输入选择器的B数据端，二输入选择器的输出为混合加法器单元的一位运 算结果。 本发明与现有技术相比具有以下优点 (1)本发明的混合数制加法器单元结构简单、面积小、功耗低，便于在芯片上实现， 增强了嵌入式应用的实用性。
(2)本发明的计算位数可根据计算需求进行灵活的扩展，适应性强。
(3)本发明采用硬件方法实现不同数制的运算，避免了软件数制转换，提高了混合
数制的运算效率。 (4)本发明能够实现二进制运算和BCD码表示的十进制数运算，处理流程简单，易 于控制，提高了混合数制计算的可靠性。


图1是本发明混合数制加法器的结构组成示意图； 图2是本发明混合加法器单元的工作流程图； 图3是本发明输入数据选通器中其中一位的结构组成示意图； 图4是本发明操作数a数据锁存控制器其中一位的结构组成示意图； 图5是本发明操作数b数据锁存控制器其中一位的结构组成示意图； 图6是本发明4位加法器的结构组成示意图； 图7是图6中全加器的结构组成示意图； 图8是本发明数值溢出判断器的结构组成示意图； 图9是本发明数制进位合成器的结构组成示意图； 图10是本发明数制规格化器的结构组成示意图； 图11是本发明混合数制4位运算结果选通器其中一位的结构组成示意图。
具体实施例方式
为了更清楚的理解本发明，以下结合附图对本发明作进一步的详细描述。 如图1所示，混合数制加法器主要由混合加法器单元构成，实现一个n(n = 4i，其
中i = 1，2，3，4，5.......)位的混合加法器，需要n/4个混合加法器单元组成，进位方式采
用由低位到高位的行波进位即低位混合加法器单元的数制进位合成器的输出接入相邻高 位的混合加法器单元的4位加法器中的进位输入端。 一个混合加法器单元可实现一组4位 的二进制数的加法运算和一组4位BCD码表示的十进制数运算。 一个混合加法器单元由一 个输入数据选通器、一个操作数a数据锁存控制器、一个操作数b数据锁存控制器、一个4 位加法器、一个数制进位合成器、一个数值溢出判断器、一个数制规格化器、一个混合数制4 位运算结果选通器组成。混和加法器单元内功能模块的连接关系，如图2所示，输入数据选通器的两个输出端(opa_Sel和opb_Sel)分别连接到操作数a数据锁存控制器和操作数b 数据锁存控制器的输入端；操作数a数据锁存控制器的输出opa_OUt连接到4位加法器的 4位加法器的4位操作数输入a端，操作数b数据锁存控制器的输出opb_out连接到4位加 法器的4位操作数输入b端；4位加法器的运算结果s连接到数值溢出判断器和数制规格 化器以及混合数制4位运算结果选通器的输入端；4位加法器的运算进位输出(c_out)连 接到数制进位合成器的输入端；数值溢出判断器的输出(ov)连接到数制规格化器和数制 进位合成器；数制规格化器的输出(s_n)连接到混合数制4位运算结果选通器和输入数据 选通器；数制进位合成器的输出(c_miX_0Ut(n))为第n个混合加法器单元的进位输出；混 合数制4位运算结果选通器的输出(s_out)为第n个混合加法器单元的运算结果输出。以 图1的结构为基础，按照图2混合加法器单元的处理流程，实现二进制加法需要一个周期。 实现十进制的加法需要3个周期，第一个周期对a操作数进行规格化，同时锁存b操作数； 第2个周期对锁存b操作数进行规格化，同时锁存a操作数规格化的结果；第3个周期锁存 b操作数规格化的结果，同时进行两个规格化操作数的十进制加法。实现一个n = 16位的 混合数制加法器，要n/4 = 4个混合加法器单元，其连接方式和组成结构如图1所示，进位 方式采用由低位到高位的行波进位即低位混合加法器单元的数制进位合成器输出接入相 邻高位的混合加法器单元的4位加法器中的进位输入端。 输入数据选通器的输入信号为操作数a、操作数b、规格化操作数s—n、执行周期 计数控制信号cycle、数制控制信号type ;输出信号为选通的操作数opa_Sel和opb_Sel， 执行周期计数控制信号cycle采用二进制表示，cycle = 0，即cycle (0) = 0， cycle (1)= 0， cycle = 1，即cycle (0) =1， cycle (1) = 0， cycle = 2，即cycle (0) = 0， cycle (1)= 1。输入数据选通器的功能为根据数制控制信号type和执行周期计数控制信号cycle, 控制选通操作数；当type = 0时，表示是二进制运算，同时选通操作数a和操作数b ;当 type = !时，表示是十进制运算，根据cycle选通操作数，cycle = 0同时选通操作数a和 操作数b， cycle = l，选通规格化操作数s_n为opa_sel， cycle = 2，选通规格化操作数s_ n为opb—sel。输入数据选通器是4位并行的结构，每位结构相同，输入数据选通器中一位 的结构如图3所示执行周期计数控制信号cycle (0)接第一二输入与门And_l的一个输 入，cycled)通过第一非门Inv_l接第一二输入与门And_l的另一个输入，第一二输入与 门And_l的输出接第二二输入与门And_2的一个输入，数制控制信号type接第二二输入与 门And_2的另一个输入，第二二输入与门And_2的输出接第一二输入选择器mux_l的AS控 制端；执行周期计数控制信号cycle (0)与cycle(l)接二输入与非门Nand_l的两个输入 端，数制控制信号type接第二非门Inv_2的输入端，二输入与非门Nand_l的输出与第二非 门Inv_2的输出接二输入或门0r_l的两个输入，二输入或门0r_l的输出接第二二输入选 择器mux_2的AS控制端和第一二输入选择器mux_l的BS控制端；执行周期计数控制信号 cycle(l)接第三二输入与门And_3的一个输入，执行周期计数控制信号cycle (0)接第三 非门Inv_3的输入，第三Inv_3的输出接第三二输入与门And_3的另一个输入，第三二输入 与门And_3的输出接第四二输入与门And_4的一个输入，数制控制信号type接第四二输入 与门And_4的另一个输入，第四二输入与门And_4的输出接第二二输入选择器mux_2的BS 控制端；操作数a(i)接第一二输入选择器muxj的B数据端，规格化操作数s_n (i)接第 一二输入选择器muxj的A数据端，第一二输入选择器muxJ的输出为选通的操作数opa_sel(i);规格化操作数s—n(i)接第二二输入选择器mux—2的B数据端，操作数b(i)接第 二二输入选择器mux—2的A数据端，第二二输入选择器mux—2的输出为选通的操作数opb_ sel(i)。 操作数a数据锁存控制器的输入信号为选通的操作数opa—sel、执行周期计数控 制信号cycle、数制控制信号type ;输出信号为opa_OUt。操作数a数据锁存控制器的功能 为根据数制控制信号type和执行周期计数控制信号cycle控制锁存a操作数，当type = 0时，表示是二进制运算，选通的操作数opa_Sel直接作为输出信号opa_0ut接至4位加法 器的4位操作数输入a端；当type = 1时，表示是十进制运算，根据cycle锁存控制操作数， cycle = 0，锁存opa_Sel并将锁存结果输出到4位加法器的4位操作数输入a端，cycle = 1，锁存opa—sel并将锁存结果置0输出到4位加法器的4位操作数输入a端，cycle = 2， 将已锁存结果输出到4位加法器的4位操作数输入a端。操作数a数据锁存控制器是4位 并行的结构，每位结构相同，操作数a数据锁存控制器中一位的结构如图4所示type信号 的非^接二输入选择器muxj的AS控制端；type信号接二输入选择器muxj的BS控制 端；0pa_Sel (i)接mux_l的A数据端；选通的操作数opa_Sel (i)接触发器DFF_1的D数据 端，cycle(O)接第二二输入与门AncL2和第三二输入与门And_3的一个输入端，cycle(O) 通过第二反相器Inv—2接第一二输入与门And_l的一个输入端，cycle(l)通过第三反相 器Inv_3接第一二输入与门And_l第三二输入与门And_3的另一个输入端，cycle (1)接第 二二输入与门And_2的另一个输入端，第一二输入与门And_l与第二二输入与门And_2的 输出接二输入或门0r_l的两个输入端，二输入或门0r_l的输出接触发器DFFj的CLK时 钟端，触发器DFFj的输出通过第一反相器Inv_l接二输入或非门Nor_l的一个输入端，第 三二输入与门And_3的输出接二输入或非门Nor_l的另一个输入端，二输入或非门Nor_l 的输出接二输入选择器muxj的B数据端；二输入选择器muxj的输出为输出信号opa— out(i)。 操作数b数据锁存控制器的结构与操作数a数据锁存控制器的结构相同。操作数 b数据锁存控制器的输入信号为选通的操作数opb—sel、执行周期计数控制信号cycle、数 制控制信号type ;输出信号为opb—out。操作数a数据锁存控制器的功能为根据数制控制 信号type和执行周期计数控制信号cycle控制锁存b操作数，当type = 0时，表示是二进 制运算，选通的操作数opb_Sel直接作为输出信号opb_out接至4位加法器的4位操作数输 入b端；当type = 1时，表示是十进制运算，根据cycle锁存控制操作数，cycle = O，锁存 opb_Sel并将锁存结果输出到4位加法器的4位操作数输入b端，cycle = 1，锁存opb_Sel 并将锁存结果置0输出到4位加法器的4位操作数输入b端，cycle = 2，将已锁存结果输 出到4位加法器的4位操作数输入b端。操作数b数据锁存控制器是4位并行的结构，每位 结构相同，操作数b数据锁存控制器中一位的结构如图5所示type信号的非T^接二输 入选择器mux_l的AS控制端；type信号接二输入选择器mux_l的BS控制端；0pb_Sel (i) 接mux_l的A数据端；选通的操作数opb_Sel (i)接触发器DFF_1的D数据端，cycle (0)接 第二二输入与门And_2和第三二输入与门And_3的一个输入端，cycle (0)通过第二反相 器Inv_2接第一二输入与门And_l的一个输入端，cycled)通过第三反相器Inv_3接第 一二输入与门AncLl、第三二输入与门And_3的另一个输入端，cycle(l)接第二二输入与 门And_2的另一个输入端，第一二输入与门And_l与第二二输入与门And_2的输出接二输
10入或门0r_l的两个输入端，二输入或门0r_l的输出接触发器DFFj的CLK时钟端，触发器 DFF_1的输出通过第一反相器Inv_l接二输入或非门Nor_l的一个输入端，第三二输入与 门And_3的输出接二输入或非门Nor_l的另一个输入端，二输入或非门Nor_l的输出接二 输入选择器mux_l的B数据端；二输入选择器mux_l的输出为输出信号opb_out (i)。 [OO34] 4位加法器的输入信号为运算数据opa_0ut， opb_out，低一级的进位合成信号c_ miX_0Ut(n-l);输出信号为运算结果s，进位信号c—out。其功能为进行4位二进制数加 法的运算。为了提高进行传递的速度，对传统的行波进位加法器结构做了改进，4位加法器 的结构如图6所示4个全加器FA_1、 FA_2、 FA_3和FA_4按行波进位连接，输入数据opa_ out (i+3， i) 、opb_out (i+3， i)按高低位顺序分开并行接到全加器FA_1、FA_2、FA_3和FA_4 的A数据输入端和B数据输入端，低一级的进位合成信号c_mix_0Ut (n-1)接最低位全加器 FA_1的进位输入端C和二输入选择器mux_l的B数据端，全加器FA_2的进位输出信号CA 接全加器FA_3的进位输入端C，全加器FA_3的进位输出信号CA接全加器FA_4的进位输 入端C，全加器FA_4的进位输出信号CA接二输入选择器mux_l的A数据端；全加器FA_1、 FA_2、 FA_3和FA_4的4个进位传递信号PN接四输入或非门Nor_l的4个输入端，四输入 或非门Nor_l的输出分别接二输入选择器muxj的AS控制端和反相器Inv_l的输入端，反 相器Inv_l的输出二输入选择器mux_l的BS控制端；全加器FA_1、FA_2、FA_3和FA_4的S 端输出为运算结果s(i+3，i) ;二输入选择器muxj的输出为4位加法器的进位信号c—out。
4位加法器中，每个全加器的结构相同，如图7所示A数据输入端和B数据输入 端接二输入或非门Nor_l的两个输入，Nor_l的输出为进位传递信号PN ;同时A数据输入 端和B数据输入端接第一二输入与非门Nand_l的两个输入，第一二输入与非门Nand_l的 输出为进位产生信号GN ;A数据输入端和B数据输入端接第一二输入或门0r_l的两个输 入，第一二输入或门0r_l的输出和第一二输入与非门Nand_l的输出接第二二输入与非 门Nand_2的两个输入，第二二输入与非门Nand_2的输出为半加运算结果HN ;半加运算结 果HN接第一反相器Inv_l的输入，第一反相器Inv_l的输出接第二二输入或门0r_2和第 三二输入与非门Nand_3的一个输入，进位输入端C接第二二输入或门0r_2和第三二输入 与非门Nand_3的另一个输入，第二二输入或门0r_2的输出和第三二输入与非门Nand_3的 输出接第四二输入与非门Nand_4的两个输入端，第四二输入与非门Nand_4的输出接第二 反相器Inv_2的输入，第二反相器Inv_2的输出为全加器的运算结果S ;第一二输入与非门 Nand_l的输出和第三二输入与非门Nand_3的输出接第五二输入与非门Nand_5的两个输 入，第五二输入与非门Nand_5的输出为全加器的进位输出信号CA。 数值溢出判断器的输入信号为4位加法器的运算结果S ;输出为十进制数BCD码 溢出信号0V。数值溢出判断器的功能是产生十进制运算中的进位信号。溢出判断方式 有很多种，为了降低电路功耗、减小版图面积，采用了一种译码判断的方法，即当十进制BCD 码值大于1010，则溢出判断器产生溢出信号0V。其结构如图8所示输入只需4位加法器 的运算结果S中的高三位，S(i+3)、S(i+2)和S(i+l)，S(i+2)与S(i+l)接二输入或门0r_l 的两个输入，二输入或门0r_l的输出和S(i+3)接二输入与非门Nand_l的两个输入，二输 入与非门Nand_l的输出接反相器Inv_l的输入，反相器Inv_l的输出为数值溢出判断器的 输出0V。 数制进位合成器的输入信号为十进制数BCD码溢出信号OV，运算进位信号c—out，数制控制信号type。其作用是根据数制控制信号type，选通运算进位信号c_out。数制进 位合成器的结构如图9所示数制控制信号type信号分别接二输入选择器mux_l的AS控 制端和反相器Inv_l的输入端，反相器Inv_l的输出接二输入选择器mux_l的BS控制端； 十进制数BCD码溢出信号0V接二输入选择器mux_l的A数据端；运算进位信号c_out接二 输入选择器muxj的B数据端，二输入选择器muxJ的输出为本级(无妨假设为第n级) 的进位合成信号c_miX_out (n)。 数制规格化器的输入信号为4位加法器的运算结果S，十进制数BCD码溢出信号 OV ;输出信号为规格化数s—n。数制规格化器的作用对4位加法器的运算结果进行十进制 的规格化操作，使其成为标准的BCD码。规格化的方法，对于十进制规格化操作，通常的办 法是(8-10、。= (8-1010)2，为了简化运算，提高处理速度，本发明采用了加常数的方法，即 (s-1010)2= (8)补-(1010)补=(8)补+ (0101+0001)补=(s+0110)2。数制规格化器的结构如 图10所示4位加法器的运算结果的最低位s(i)直接输出为十进制规格化数的最低位s_ n(i) ;s(i+l)、s(i+2)位分别并行接入全加器FAj、FA—2的A输入端；十进制数BCD码溢出 信号OV接全加器FA_1、 FA_2的B输入端；FA_1的进位输入端C接地；全加器FA_1的进位 输出端CA接全加器FA_2的进位输入端C，全加器FA_2的进位输出端CA和s (i+3)接异或 门Xor_l的两个输入端；异或门Xor_l的输出为十进制规格化数的最高位s_n(i+3);全加 器FA—2的运算结果输出为十进制规格化数的次高位s_n(i+2);全加器FA_1的运算结果输 出为十进制规格化数的s_n(i+l)位。图10中全加器FAj、FA—2的结构与图7所示的全加 器结构相同。 混合数制4位运算结果选通器的输入信号为十进制规格化数s_n， 4位加法器的运 算结果s，执行周期计数控制信号cycle、数制控制信号type ;输出信号为混合加法器单元 的运算结果s_out。混合数制4位运算结果选通器的作用是根据数制控制信号type和执 行周期计数控制信号cycle选通输出运算结果；当type = 0时，表示是二进制运算，直接 输出4位加法器的运算结果；type = 1时，表示是十进制运算，在cycle = 2时，输出数制 规格化器的结果。混合数制4位运算结果选通器是4位并行的结构，每位结构相同，混合数 制4位运算结果选通器中一位的结构如图11所示数制控制信号type信号接第二反相器 Inv_2的输入，第二反相器Inv_2的输出接二输入选择器mux_l的AS控制端；执行周期计 数控制信号cycle (0)接第一反相器Inv_l的输入，第一反相器Inv_l的输出和执行周期计 数控制信号cycled)接第一二输入与门AncLl的两个输入，第一二输入与门And_l的输出 与数制控制信号type接第二二输入与门And_2的两个输入，第二二输入与门And_2的输出 接二输入选择器mux_l的BS控制端；运算结果的第i位s (i)接二输入选择器mux_l的A 数据端；十进制规格化数第i位s_n (i)接二输入选择器mux_l的B数据端；二输入选择器 mux_l的输出为混合加法器单元的运算结果第i位s_out(i)。
本发明未详细描述内容为本领域技术人员公知技术。
1权利要求
一种混合数制加法器，其特征在于由n个四位混合加法器单元构成，每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结果选通器，四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端，输入数据选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位操作数b进行选通，输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端和操作数b数据锁存控制器的输入端，操作数a数据锁存控制器和操作数b数据锁存控制器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作数b进行锁存，操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入端，其中操作数a数据锁存控制器的锁存结果接入四位加法器的四位操作数输入a端，操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入b端，四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算，四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算结果选通器的输入端，四位加法器的运算进位输出接入数制进位合成器的输入端，数值溢出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信号，十进制数BCD码溢出信号接入数制规格化器和数制进位合成器，数制规格化器根据十进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准BCD码的数制规格化数，数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通，数制进位合成器的输出作为本级混合加法器单元的进位输出接入相邻高位混合加法器单元中四位加法器中的进位输入端，数制规格化器输出的数制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端，混合数制四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果，其中n为自然数。
2. 根据权利要求1所述的一种混合数制加法器，其特征在于所述输入数据选通器为 4位并行结构，每位结构相同，其中一位的结构包括第一二输入与门、第二二输入与门、第 三二输入与门、第四二输入与门、第一非门、第二非门、第三非门、二输入与非门、二输入或 门、第一二输入选择器和第二二输入选择器，执行周期计数控制信号的低位接第一二输入 与门的一个输入端，执行周期计数控制信号的高位通过第一非门接第一二输入与门的另一 个输入端，第一二输入与门的输出端接第二二输入与门的一个输入端，数制控制信号接第 二二输入与门的另一个输入端，第二二输入与门的输出端接第一二输入选择器的AS控制 端，执行周期计数控制信号的低位与高位作为二输入与非门的两个输入端，数制控制信号 通过第二非门接二输入或门的一个输入端，二输入与非门的输出端接二输入或门的另一个 输入端，二输入或门的输出端接第二二输入选择器的AS控制端和第一二输入选择器的BS 控制端，执行周期计数控制信号的高位接第三二输入与门的一个输入端，执行周期计数控 制信号的低位通过第三非门接第三二输入与门的另一个输入端，第三二输入与门的输出 端接第四二输入与门的一个输入端，数制控制信号接第四二输入与门的另一个输入端，第 四二输入与门的输出端接第二二输入选择器的BS控制端，其中一位操作数a接第一二输入 选择器的B数据端，与操作数a相同位的操作数b接第二二输入选择器的A数据端，与操作 数a相同位的数制规格化数接第一二输入选择器的A数据端和第二二输入选择器的B数据端，第一二输入选择器的输出为选通的a操作数，第二二输入选择器的输出为选通的b操作 数。
3. 根据权利要求1所述的一种混合数制加法器，其特征在于所述操作数a数据锁存 控制器和操作数b数据锁存控制器的结构相同，均为4位并行结构，每位的结构包括第 一二输入与门、第二二输入与门、第三二输入与门、第一反相器、第二反相器、第三反相器、 二输入或门、二输入或非门、二输入选择器和触发器，数制控制信号的非接二输入选择器 的AS控制端，数制控制信号接二输入选择器的BS控制端，选通的操作数分别接二输入选 择器的A数据端和触发器的D数据端，执行周期计数控制信号的低位接第二二输入与门和 第三二输入与门的一个输入端，执行周期计数控制信号通过第二反相器接第一二输入与门 的一个输入端，执行周期计数控制信号的高位通过第三反相器接第一二输入与门和第三二 输入与门的另一个输入端，执行周期计数控制信号的高位接第二二输入与门的另一个输入 端，第一二输入与门与第二二输入与门的输出接二输入或门的两个输入端，二输入或门的 输出接触发器的时钟端，触发器的输出通过第一反相器接二输入或非门的一个输入端，第 三二输入与门的输出接二输入或非门的另一个输入端，二输入或非门的输出接二输入选择 器的B数据端，二输入选择器的输出为锁存后的操作数。
4. 根据权利要求1所述的一种混合数制加法器，其特征在于所述四位加法器的结构包括第一全加器、第二全加器、第三全加器、第四全加器、四输入或非门、反相器和二输入 选择器，第一全加器、第二全加器、第三全加器和第四全加器按行波进位连接，锁存a数据 分别接到第一全加器、第二全加器、第三全加器和第四全加器的A数据输入端，锁存b数据 分别接到第一全加器、第二全加器、第三全加器和第四全加器的B数据输入端，低一级的进 位合成信号接第一全加器的进位输入端C和二输入选择器的B数据端，第一全加器的进位 输出端CA接第二全加器的进位输入端C，第二全加器的进位输出端CA接第三全加器的进位 输入端C，第三全加器的进位输出端CA接第四全加器的进位输入端C，第四全加器的进位输 出端CA接二输入选择器的A数据端，第一全加器、第二全加器、第三全加器和第四全加器的 四个进位传递信号端PN接四输入或非门的四个输入端，四输入或非门的输出分别接二输 入选择器的AS控制端和反相器的输入端，反相器的输出接二输入选择器的BS控制端，第一 全加器、第二全加器、第三全加器和第四全加器的S端输出四位运算结果，二输入选择器的 输出为四位加法器的进位信号。
5. 根据权利要求4所述的一种混合数制加法器，其特征在于所述全加器的结构包括 二输入或非门、第一二输入与非门、第二二输入与非门、第三二输入与非门、第四二输入与 非门、第五二输入与非门、第一二输入或门、第二二输入或门、第一反相器和第二反相器，A 数据输入端和B数据输入端作为二输入或非门的两个输入，二输入或非门的输出为进位传 递信号端PN，同时A数据输入端和B数据输入端作为第一二输入与非门的两个输入，第一二 输入与非门的输出为进位产生信号端GN， A数据输入端和B数据输入端作为第一二输入或 门的两个输入，第一二输入或门的输出和第一二输入与非门的输出接第二二输入与非门的 两个输入，第二二输入与非门的输出为半加运算结果，半加运算结果接第一反相器的输入， 第一反相器的输出接第二二输入或门和第三二输入与非门的一个输入端，进位输入端C接第二二输入或门和第三二输入与非门的另一个输入，第二二输入或门的输出和第三二输入 与非门的输出接第四二输入与非门的两个输入，第四二输入与非门的输出接第二反相器的输入，第二反相器的输出为全加器的运算结果，第一二输入与非门的输出和第三二输入与 非门的输出接第五二输入与非门的两个输入，第五二输入与非门的输出为全加器的进位输 出端CA。
6. 根据权利要求1所述的一种混合数制加法器，其特征在于所述数值溢出判断器的 结构包括二输入或门、二输入与非门和反相器，四位加法器第二位和第三位的运算结果接 二输入或门的两个输入端，四位加法器最高位运算结果和二输入或门的输出接二输入与非 门的两个输入端，二输入与非门的输出通过反相器后得到十进制数BCD码溢出信号。
7. 根据权利要求1所述的一种混合数制加法器，其特征在于所述数制进位合成器的 结构包括二输入选择器和反相器，数制控制信号分别接二输入选择器的AS控制端和反相器的输入端，反相器的输出接二输入选择器的BS控制端，十进制数BCD码溢出信号接二输 入选择器的A数据端，四位加法器的进位信号接二输入选择器的B数据端，二输入选择器的 输出为本级混合加法器单元的进位合成信号。
8. 根据权利要求1所述的一种混合数制加法器，其特征在于所述数制规格化器的结 构包括第一全加器、第二全加器和异或门，四位加法器的最低位运算结果直接输出为十进制规格化数的最低位，四位加法器的第二位运算结果接入第一全加器的A输入端，四位加 法器的第三位运算结果接入第二全加器的A数据端，十进制数BCD码溢出信号接第一全加 器、第二全加器的B数据端，第一全加器的进位输入端C接地，第一全加器的进位输出端CA 接第二全加器的进位输入端C，第二全加器的进位输出端CA和四位加法器的最高位运算结 果分别接异或门的两个输入端，异或门的输出为十进制规格化数的最高位，第一全加器的 运算结果输出为十进制规格化数的第二位，第二全加器的运算结果输出为十进制规格化数 的第三位。
9. 根据权利要求1所述的一种混合数制加法器，其特征在于所述混合数制四位运算结果选通器为四位并行结构，每位结构相同，其中一位的结构包括第一反相器、第二反相器、第一二输入与门、第二二输入与门和二输入选择器，数制控制信号接第二反相器的输入，第二反相器的输出接二输入选择器的AS控制端，执行周期计数控制信号的低位接第一反相器的输入，第一反相器的输出和执行周期计数控制信号的高位接第一二输入与门的 两个输入端，第一二输入与门的输出与数制控制信号接第二二输入与门的两个输入端，第二二输入与门的输出接二输入选择器的BS控制端，四位加法器的其中一位运算结果接二 输入选择器的A数据端，与四位加法器的运算结果相同位的十进制规格化数接二输入选择 器的B数据端，二输入选择器的输出为混合加法器单元的一位运算结果。
全文摘要
一种混合数制加法器主要由多个四位混合加法器单元构成，每个混合加法器单元包括一个输入数据选通器、一个操作数a数据锁存控制器、一个操作数b数据锁存控制器、一个四位加法器、一个数制进位合成器、一个数值溢出判断器、一个数制规格化器和一个混合数制四位运算结果选通器。本发明可实现单拍的二进制运算和三拍的BCD码表示的十进制数运算，采用硬件方法可实现不同数制的运算，避免了软件数制转换，提高了混合数制的运算效率，该混合数制加法器计算位数可根据计算需求进行灵活的扩展，该加法器结构简单，面积小，功耗低，便于在芯片上实现，实用性强。
文档编号G06F7/50GK101710271SQ200910235718
公开日2010年5月19日 申请日期2009年10月22日 优先权日2009年10月22日
发明者张奇荣, 车德亮 申请人:北京时代民芯科技有限公司;中国航天科技集团公司第九研究院第七七二研究所