专利名称：一种低开销的高速加法器瞬态故障自动校正电路的制作方法
技术领域：
本发明属于集成电路设计领域，主要涉及到集成电路芯片的瞬态故障预防和恢复领域，特指利用电路的设计加固技术，实现低开销的高速加法器瞬态故障自动校正，从而提高电路可靠性的结构和技术。
背景技术：
集成电路中的瞬态故障主要由各种高能粒子引起。高能粒子射入集成电路时，将发生瞬时充放电，充放的电荷被敏感区域吸收，将导致集成电路逻辑状态发生改变，引起运行错误或输出错误，严重影响了集成电路的可靠性。引起瞬态故障的高能粒子，主要来源于宇宙辐射环境、核辐射环境和封装材料等。过去曾经认为由于高能粒子在穿越大气层时能量迅速减弱，将不会引起地面上的集成电路发生功能错误。但是随着制造工艺的不断发展， 超大规模集成电路的特征尺寸越来越小，其栅长度、节点尺寸、深度、氧化层厚度等都相应减小，P-N结临界电荷也大大下降。另一方面，集成电路工作频率越来越高，工作电压越来越低。这些变化都使集成电路对单粒子效应表现出了更强的敏感性。所以较低能量的粒子也有可能影响集成电路的正常运行。研究显示，瞬态故障引起的失效是集成电路最重要的失效原因。因此，不仅在空间环境中，甚至在地面上的集成电路也面临着高能粒子的威胁。 应用于军事和航空航天领域的集成电路必须考虑高能粒子引起的瞬态故障，以提高系统的可靠性。以前有研究指出，与时序电路相比，组合电路对高能粒子的敏感性较低，不易产生瞬态故障。但是由于存储器等时序元件结构规整，可以使用奇偶校验或纠错编码(Error CorrectionCodes, ECC)等方法进行保护。组合电路结构复杂，规则性较差，无法应用类似的方法进行保护。而且随着集成电路工艺的发展，组合电路中的瞬态故障将赶上甚至超过存储器，成为导致集成电路失效的主要原因，必须考虑瞬态故障的保护。在航天航空等可靠性要求很高的应用中，组合电路一般通过三模冗余(Triple ModularRedundancy,TMR)进行加固。三模冗余将原始电路复制为三个副本，并对电路输出利用三选二表决器进行选择，从而确保结果的正确性。然而三模冗余会带来很大的面积、功耗和性能开销，对于普通的集成电路来说成本太高，无法大规模应用。而双模冗余将原始的电路复制为两个副本，并对输出结果进行比较以检测瞬态故障，降低了容错的开销。但是这种方法无法自动纠正电路中的故障，需要增加额外的错误处理机制，这又增加的设计的复杂性。为了解决以上问题，研究者提出两种技术副本纠错和时移纠错技术。图1(a)表示了副本纠错的结构，它将C单元(其电路结构如图2所示)应用到双模冗余结构中，代替原来两部分副本输出的比较电路，可以自动纠正电路中的瞬态故障，但面积开销仍然较大。 图1(b)表示了时移纠错的结构，它没有采用双模冗余结构，而是在电路的输出后加入一个延时单元，原始输出与延时后的输出同时进入C单元，也可以自动纠正电路中的瞬态故障， 与副本纠错相比，面积开销大大降低，但电路的延时会有较大增加。
发明内容
副本纠错和时移纠错技术虽然降低了三模冗余的开销，并且解决了双模冗余只能检错无法纠错的问题，但是它们仍然存在较大的面积开销或延时开销，限制了两种技术的应用。组合电路内部存在大量的固有冗余资源，包括硬件冗余和时间冗余。然而，已有的技术只单独对某一种冗余进行研究，很少有技术充分开发和利用这两种资源。如果能够充分开发这些硬件冗余和时间冗余资源用于容错，将可以大大降低副本纠错和时移纠错技术的面积和延时开销，使得资源利用更加高效，以很小的代价设计高可靠的电路。加法器是组合逻辑电路的一种最典型元件，广泛应用于集成电路的各种运算单元中。加法器的可靠性对整个芯片的可靠性具有重要的影响。本发明基于以上思想，提出了一种低开销的高速加法器瞬态故障自动校正电路，主要的技术点包括下列几个方面1.开发加法器中固有的硬件冗余资源用于错误校正，降低了容错的面积开销；2.开发加法器中固有的时间冗余资源用于错误校正和面积降低，不但降低了容错的延时开销，还一定程度上降低了电路的面积；3.将基于C单元的错误校正技术与开发固有硬件和时间冗余相结合，增强加法器的容错能力，使之可以自行纠正其中的瞬态故障。本发明公开的高速加法器瞬态故障校正电路重点关注降低容错的开销和提高纠错的能力。本发明的技术优势在于1.能够以较小的面积和延时开销实现瞬态故障的防护，只需很小的成本，并且能够保持高速加法器的性能优势；2.充分开发了加法器中固有的硬件和时间冗余资源，提高资源利用效率，减小不必要的资源浪费；3.能够对电路中的瞬态故障自动校正，实现了较强的容错能力，大大增强了加法器的可靠性。本发明所提出的技术可以扩展到其它组合电路结构中。随着工艺的快速发展，组合电路的瞬态故障问题变得越来越严重，开发组合电路中固有的冗余资源来提高其可靠性，所需开销较小，具有重要的意义和实用价值。
图1副本纠错和时移纠错结构；图2C单元电路结构；图3本发明公开的高速加法器总体结构；图4本发明公开的高速加法器瞬态故障校正电路组进位G/P产生部分；图5本发明公开的高速加法器瞬态故障校正电路进位树部分；图6传统基于稀疏树高速加法器的关键路径和非关键路径示意；图7本发明公开的高速加法器瞬态故障校正电路关键路径和非关键路径部分；图8本发明与其它结构的面积、延时和面积延时积比较。
具体实施方式
以下结合附图，详细说明本发明公开的低开销的高速加法器瞬态故障自动校正电路的结构和工作过程。本发明公开的低开销的高速加法器瞬态故障自动校正电路由三个部分构成，如图 3所示，分别为组进位G/P产生部分、进位树部分以及部分和产生与选择部分。为了清楚地阐述，以下以64位加法器为例说明。事实上，本发明的结构适用于任何位宽的加法器。组进位G/P产生部分产生4位一组的G/P组进位信号。输入为4位的Ai+3 Ai和 Bi+3 Bi,经过三级逻辑，输出组进位产生信号Gi+3, i和组进位传播信号Pi+3, i，如图4所示。 图中最上层的4个实心矩形自右至左分别表示如下操作G1 =Α·Β丨’ Pi =A1 θ Bi[Equ.l]
GmPm = Am Bm[Equ.2]
Gi+2二 4+2·βΗ2，Pi+2=A,+2 Bi+2[Equ.3]
Gm=4+3·尽+3，Pi+3=Al+i@BM[Equ.4]中间层的2个实心圆形自右至左分别表示如下操作Gi+lji = Gi+1+Pi+1 · Gi, Pi+1, i = Pi+1 · Pi[Equ. 5]Gi+3, i+2 = Gi+3+Pi+3 · Gi+2，Pi+3, i+2 = Pi+3 · Pi+2[Equ. 6]最下层的1个实心圆形表示如下操作Gi+3, i = Gi+3, i+2+Pi+3, i+2 · Gi+lji, Pi+3, i = Pi+3, i+2 · Pi+1, i [Equ. 7]在64位加法器中，共有16组图4中的组进位G/P产生模块。为了增强组进位G/P 产生部分的可靠性，每个模块都复制一份，两个副本使用相同的输入，而输出连到稀疏进位树的不同信号。稀疏进位树部分由稀疏进位节点整列、增加的一级进位节点和最后的一组C单元组成，如图5所示。稀疏进位节点阵列在图中为蓝色框中的部分，它们与一个N/4位的 Kogge-Stone (KS)加法器的进位节点阵列类似，对于64位加法器，共由16列组成，每列共4 级，每个实心圆形节点实现以下功能Gi+1, i = Gi+1+Pi+1 · Gi, Pi+1, i = Pi+1 · Pi[Equ. 8]稀疏进位节点阵列中的空心圆形实现以下功能G i + ！ , i = Gi + 1+Pi + 1· Gi [Equ. 9]在稀疏进位节点阵列中，黑色的节点和连线用于计算4i+3(i = 0,2,4,…，14)位的进位，而红色的节点和连线用于计算4i+3(i = 1,3,5,…，15)位的进位，黑色和红色两部分之间没有信号连接，相互独立，互不影响。这样，黑色和红色两部分形成天然的硬件资源冗余，我们利用这种固有冗余特性用于容错，可大大提高资源利用率。为了开发冗余，在稀疏进位节点阵列后增加一级进位节点，从而使得每4i+3(i = 0,1,2,…，1 位的进位信号都由黑色和红色两部分计算。组进位G/P产生部分的两组输出分别与黑色和红色信号相连。这样加法器进位树形成两个独立的副本。在增加的一级进位节点后，我们增加一级C单元。这样，加法器进位树与副本纠错的结构类似，可以自动改正其中出现的任何瞬态故障。与副本纠错不同的是，我们不需要增加大量的硬件开销，而是通过开发固有的硬件冗余来实现硬件的复制，大大降低了容错的面积开销。图6表示了传统的稀疏树加法器的关键路径与非关键路径，其中非关键路径即为部分和产生与选择部分的结构，它由两组4位的串行进位加法器(Ripple Carry Adder, RCA)和一组4位多路选择器(MUX)组成。两组4位的进位传播加法器分别产生进位为“0” 的部分和PsumO和进位为“1”的部分和psuml，psumO与psuml连接到多路选择器，由关键路径得到的进位信号进行选择，最终得到加法器的和。由于非关键路径上的延时远小于关键路径的延时，因此存在较多的松弛时间没有得到充分的利用。这部分松弛时间即为加法器中的固有时间冗余资源。本发明通过对非关键路径进行改造，充分开发固有的时间冗余资源进行容错，并利用时间冗余减小面积，大大降低了容错的时间开销，同时减小了芯片的面积。本发明提出的部分和产生与选择部分如图7所示。我们在非关键路径上只使用一个进位为“O”的4位串行进位加法器，在4位加法器的输出连接一组延时单元τ。4位加法器的原始输出和经过τ单元延时的输出连接到一组C单元中，这形成一个类似时移纠错的结构。与时移纠错不同的是，由于是在非关键路径中，我们利用了加法器中的时间冗余来构造时移纠错，不会增加延时，即不会对加法器的性能造成任何损失。C单元的输出即为psumO，在C单元之后，再连接一个已经提出的RIC模块，从而产生psuml。psumO和psuml接入多路选择器进行选择输出最终结果。这里我们通过使用RIC 结构来开发时间冗余，减少一个4位串行加法器，用以换取面积的降低。因此，非关键路径中的固有时间冗余资源得到了充分的利用，不仅增加了加法器自动纠错的能力，而且减少了器件的使用，从而降低面积。我们对本发明提出的加法器结构与其它加法器在面积、延时和面积延时积(Area DelayProduct, ADP)三方面进行比较，如图8所示。比较以无纠错能力的标准KS加法器为参照，参与比较的可靠加法器有三模冗余加法器(TMR)、具有RIC结构的三模冗余加法器 (TMR+RIC)、副本纠错加法器(ECD)和时移纠错加法器(ECTO)。从结果可以看到，三模冗余加法器的面积约为标准KS加法器的300%以上，因此面积延时积高达3. 96 ；具有RIC结构的三模冗余加法器通过增加较小的延时使得面积在一定程度上减小，因此面积延时积比三模冗余加法器有所降低；副本纠错加法器由于只使用双模冗余，面积约为标准KS加法器的 250%左右，因此面积延时积降低到2. 39 ；时移纠错加法器具有最大的延时，但是其面积开销却降低到很小，因此面积延时积相应较小，约为1.96 ；而本发明提出的加法器由于充分开发了加法器中的硬件冗余和时间冗余，因此面积和延时都大大降低，分别约为标准KS加法器的112%和106%。面积和延时的大幅度降低使得本发明的结构具有最小的面积延时积，约为1. 19。综上所述，鉴于瞬态故障自动校正的可靠加法器面积开销和延时开销较大的问题，本发明公开了一种低开销的高速加法器瞬态故障自动校正电路，通过充分开发加法器中天然存在的硬件冗余和时间冗余资源，从而大幅度降低高速加法器瞬态故障自动校正的面积和延时开销。所提出的技术可以扩展到其它组合电路结构中。随着工艺的快速发展， 组合电路的瞬态故障问题变得越来越严重，开发组合电路中固有的冗余资源来提高其可靠性，所需开销较小，具有一定的实用价值。
权利要求
1. 一种低开销的高速加法器瞬态故障自动校正电路，其特征在于 通过将并行加法器关键路径进位树中的固有硬件冗余和具有瞬态故障校正能力的C 单元结合，能够以较低的面积开销实现关键路径电路中瞬态故障的自动校正；通过采用稀疏树结构与固有硬件冗余的开发相结合，大大降低了连线复杂度，进一步减小面积，同时提高性能；通过将并行加法器非关键路径中的固有时间冗余和可校正瞬态故障的C单元结合，能够以较低的延时开销实现非关键路径电路中瞬态故障的自动校正；通过将反向进位输入(InvertedCarry-In，RIC)技术与固有时间冗余的开发相结合，可用非关键路径的松弛时间换取硬件消耗，进一步减小加法器面积；具体的电路形式包括组进位(G/P)产生、关键路径上的进位树和非关键路径上的部分和产生与选择三个组成部分；组进位(G/P)产生部分包括两组独立的组进位(G/P)产生模块，用以形成副本结构；进位树的稀疏树部分与一个(N/4)位的Kogge-Mone进位树相同，稀疏进位树后需要增加一级进位逻辑，用以将奇偶进位信号产生出独立的两组进位信号；增加的一级进位逻辑之后接一组C单元，形成副本纠错结构；部分和产生与选择部分使用一组4位串行进位加法器，输入(Cin)为“0”;4位串行进位加法器后接一组C单元，C单元的两个输入分别为4位串行进位加法器的输出和经过τ单元延时后的4位串行进位加法器输出，形成时移纠错结构；C单元之后采用RIC结构产生两个输出(I^sumO和I^uml)，最后经过一个多路选择器(MUX)进行选择，得到最后的加法器输出结果。
全文摘要
组合逻辑中的瞬态故障成为VLSI电路设计的重要挑战。作为组合逻辑的一种典型元件，加法器广泛应用于运算单元中。本发明公开了一种低开销的高速加法器瞬态故障自动校正电路。该结构通过开发加法器电路中大量存在的固有硬件冗余和时间冗余，以较低的开销实现高速加法器中瞬态故障的自动校正，显著降低了容错的面积和性能开销；通过将基于C单元的故障校正技术与固有的硬件冗余和时间冗余相结合，进一步增强了加法器的瞬态故障校正能力。所提出的加法器与其它结构相比具有更佳的面积-延时开销折中。
文档编号H03M13/03GK102255618SQ20101017694
公开日2011年11月23日 申请日期2010年5月20日 优先权日2010年5月20日
发明者乐大珩, 何小威, 孙岩, 张均安, 张明, 张民选, 李少青, 段志奎, 谭晓强, 赵振宇, 陈吉华, 马卓 申请人:中国人民解放军国防科学技术大学