专利名称：计算机通用串行接口总线接口电路中的并串转换电路的制作方法
技术领域：
本发明涉及计算机通用串行接口总线(USB2.0)接口电路中的并串转换电路。
背景技术：
1994年，Intel、Compaq、Digital、IBM、Microsoft、NEC、Nortel等7家计算机和通讯厂家为了解决PC在串行接口通讯中的速度、扩展能力和易用性的问题，联合成立了USB(Universal Serial Bus)论坛，并于1995年11月正式制订了USB0.9通用串行总线规范，用于形成统一的PC外设接口标准。2000年发布的USB2.0规范提供了低速(1.5Mbps)、全速(12Mbps)和高速(480Mbps)的三种速率模式来适应各种不同类型的外设。具体而言，使用USB接口，您可以将各种不同的设备使用“菊花链”的方式连接在PC上，并且最大可支持多达127个设备，加上即插即用以及热插拔，与古老的串口以及并口相比，在使用上方便了许多。
目前，市面上的计算机通用串行接口总线(USB2.0)接口电路中的并串转换电路使用的是普通移位寄存器，它们需花费大量的D触发器，并且需要0.18umCMOS集成电路制造工艺才能达到高速(480Mbps)的处理速度，成本较高。
发明内容
本发明的目的是提供一种简单可靠、功耗低，能有效降低成本的计算机通用串行接口总线接口电路中的并串转换电路。
为达上述目的，本发明的技术解决方案是通用串行接口总线(USB2.0)接口电路中的并串转换电路包括复位使能电路和并串转换主体电路两部分，所说的复位使能电路包括D触发器、异或门、或门、两个与门和反相器，异或门的一个输入端和或门的一个输入端共同接D触发器的数据输入端，异或门的另一输入端和或门的另一输入端共同接D触发器的数据输出端，异或门的输出端与第一与门的一输入端相连，或门的输出端与第二与门的一输入端相连，第一与门的另一输入端和第二与门的另一输入端共同接D触发器的时钟端，第二与门的输出端与反相器的输入端相连，所说的并串转换主体电路包括八个环形移位寄存器单元、八个传输门和一个D触发器，每个环形移位寄存器单元由五个nmos管、四个pmos管及一个反相器组成，每个环形移位寄存器单元中有两条支路，第一条支路由第一pmos管、第二pmos管、第一nmos管和第二nmos管依次串联构成，第二条支路由第三pmos管、第四pmos管、第三nmos管和第四nmos管依次串联构成，第一pmos管和第三pmos管的源极接电源，第二nmos管和第四nmos管的源极接地，第一pmos管的栅极和第二nmos管的栅极相连，并与各自单元反相器的输入端、各自单元的第一输出端及前一个单元的第二输出端的共接点相连，第二pmos管的栅极接复位使能电路中的反相器的输出端，第一nmos管的栅极接复位使能电路中的第二与门的输出端，第三pmos管的栅极和第四nmos管的栅极相连，并连接到第二pmos管和第一nmos管的连接点上。第四pmos管的栅极接复位使能电路中的第二与门的输出端，第三nmos管的栅极接复位使能电路中的反相器的输出端，第四pmos管与第三nmos管的连接点连接到各自单元的第二输出端，第一单元的第五nmos管的源极接电源，漏极接第一单元的第一输出端，栅极接复位使能电路中的第一与门的输出端，第二～八单元的第五nmos管的源极接地，漏极接各自单元的第一输出端，栅极接复位使能电路中的第一与门的输出端，八个传输门分别由一个pmos管和一个nmos管并联而成，各个传输门中nmos管的栅极分别与第一～八单元的第一输出端连接，各个pmos管的栅极分别与第一～八单元的反相器的输出端连接，各个传输门的输入端分别与并行数据输入端相连接，各个传输门的输出端都连接到并串转换主体电路中的D触发器的数据输入端上，该D触发器的数据输出端接串行数据输出端，时钟端接复位使能电路中的第二与门的输出端。
本发明的USB2.0接口电路中的并串转换电路使用时，将外部的并转串使能信号txoe_hs输入到复位使能电路中D触发器的数据输入端上，外部的480MHz的时钟周期信号clk480输入到该D触发器的时钟端上，并转串使能信号变为高电平后，第一与门的输出端将输出为高电平的复位信号reset，该信号的脉冲宽度为半个480MHz周期，这个信号做为并串转换主体电路的复位信号，第二与门的输出端将输出频率为480MHz的移位翻转时钟CLK1，反相器的输出端将输出频率为480MHz的移位翻转反相时钟CLK2，D触发器的数据输出端输出串行数据有效信号txoe。外部的八位并行数据D1～D8输入到并串转换主体电路的八位数据输入端上，并串转换主体电路的复位信号变为高电平后，并串转换主体电路中的八个环形移位寄存器单元就自动复位，第一单元的第一输出端被置为高电平，第二～八单元的第一输出端均置为低电平，这样就只有第一单元的传输门处于导通状态，其余单元的传输门不导通。然后八个环形移位寄存器单元在移位翻转时钟和移位翻转反相时钟控制下会依次打开八个单元的传输门，且能保证每次只有一个传输门处于导通状态，并把导通的相应数据送入并串转换主体电路的D触发器的数据输入端中。这样在每个480MHz的时钟周期里并串转换主体电路会依次读入输入速率为60MHz的八位并行数据中的一位数据，并串转换主体电路中的D触发器的数据输出端将输出串行数据di，从而实现高速并转串的功能。复位使能电路在USB接口处于不发送状态时，输出的移位翻转时钟和移位翻转反相时钟处于不翻转状态，即并串转换电路处于不工作状态，从而降低了功耗。
本发明的有益效果是，可以用TSMC 0.25um的标准CMOS集成电路工艺实现，不需要昂贵的0.18um CMOS的集成电路制造工艺，能有效降低成本，电路简单，高速低功耗，适于高速数据处理，能够满足USB2.0接口电路数据传输处理的要求。
图1是本发明的构成框图。
图2是复位使能电路图。
图3是并串转换主体电路图。
具体实施例方式
参照图1，本发明的计算机通用串行接口总线接口电路中的并串转换电路，包括复位使能电路I和并串转换主体电路II两部分。
复位使能电路I见图2所示，它包括D触发器1、异或门2、或门4、两个与门3、5和反相器6，异或门2的一个输入端A和或门4的一个输入端B共同接D触发器1的数据输入端D，该端为并转串使能信号txoe_hs输入端。异或门2的另一输入端B和或门4的另一输入端A共同接D触发器1的数据输出端Q，该端为串行数据有效信号txoe的输出端。异或门2的输出端与第一与门3的一输入端B相连，或门4的输出端与第二与门5的一输入端A相连，第一与门3的另一输入端A和第二与门5的另一输入端B共同接D触发器1的时钟端CLK，该端为480MHz时钟信号clk480输入端。第二与门5的输出端与反相器6的输入端相连。第一与门3的输出端为复位信号reset的输出端，第二与门5的输出端为移位翻转时钟输出端CLK1，反相器6的输出端为移位翻转反相时钟输出端CLK2。
并串转换主体电路II见图3所示，它包括八个环形移位寄存器单元、八个传输门TR1～TR8和一个D触发器DF，每个环形移位寄存器单元由五个nmos管N1～N5、四个pmos管P1～P4及一个反相器V1组成，每个单元中有两条支路，第一条支路由第一pmos管P1、第二pmos管P2、第一nmos管N1和第二nmos管N2依次串联构成，第二条支路由第三pmos管P3、第四pmos管P4、第三nmos管N3和第四nmos管N4依次串联构成，第一pmos管P1和第三pmos管P3的源极接电源VDD，第二nmos管N2和第四nmos管N4的源极接地GND，第一pmos管P1的栅极和第二nmos管N2的栅极相连，并与各自单元反相器V1的输入端I1、各自单元的第一输出端T及前一个单元的第二输出端R的共接点相连，第二pmos管P2的栅极接复位使能电路I中的反相器6的输出端，第一nmos管N1的栅极接复位使能电路I中的第二与门5的输出端，第三pmos管P3的栅极和第四nmos管N4的栅极相连，并连接到第二pmos管P2和第一nmos管N1的连接点M1上，第四pmos管P4的栅极接复位使能电路I中的第二与门5的输出端，第三nmos管N3的栅极接复位使能电路I中的反相器6的输出端，第四pmos管P4与第三nmos管N3的连接点M2连接到各自单元的第二输出端R，第一单元的第五nmos管N5的源极接电源VDD，漏极接第一单元的第一输出端T，栅极接复位使能电路I中的第一与门3的输出端，第二～八单元的第五nmos管N5的源极接地GND，漏极接各自单元的第一输出端T，栅极接复位使能电路I中的第一与门3的输出端，八个传输门分别由一个pmos管和一个nmos管并联而成，各个传输门中nmos管的栅极分别与第一～八单元的第一输出端T连接，各个pmos管的栅极分别与第一～八单元的反相器V1的输出端连接，各个传输门的输入端分别与并行数据输入端D1～D8相连接，各个传输门的输出端都连接到并串转换主体电路II中的D触发器DF的数据输入端D上，该D触发器DF的数据输出端Q接串行数据输出端di，时钟端CLK接复位使能电路I中的第二与门5的输出端。
上述的复位使能电路I和并串转换主体电路II可集成于一块芯片上。
权利要求
1.计算机通用串行接口总线接口电路中的并串转换电路，其特征是包括复位使能电路(I)和并串转换主体电路(II)两部分，所说的复位使能电路(I)包括D触发器(1)、异或门(2)、或门(4)、两个与门(3)、(5)和反相器(6)，异或门(2)的一个输入端(A)和或门(4)的一个输入端(B)共同接D触发器(1)的数据输入端(D)，异或门(2)的另一输入端(B)和或门(4)的另一输入端(A)共同接D触发器(1)的数据输出端(Q)，异或门(2)的输出端与第一与门(3)的一输入端(B)相连，或门(4)的输出端与第二与门(5)的一输入端(A)相连，第一与门(3)的另一输入端(A)和第二与门(5)的另一输入端(B)共同接D触发器(1)的时钟端(CLK)，第二与门(5)的输出端与反相器(6)的输入端相连，所说的并串转换主体电路(II)包括八个环形移位寄存器单元、八个传输门(TR1～TR8)和一个D触发器(DF)，每个环形移位寄存器单元由五个nmos管(N1～N5)、四个pmos管(P1～P4)及一个反相器(V1)组成，每个环形移位寄存器单元中有两条支路，第一条支路由第一pmos管(P1)、第二pmos管(P2)、第一nmos管(N1)和第二nmos管(N2)依次串联构成，第二条支路由第三pmos管(P3)、第四pmos管(P4)、第三nmos管(N3)和第四nmos管(N4)依次串联构成，第一pmos管(P1)和第三pmos管(P3)的源极接电源(VDD)，第二nmos管(N2)和第四nmos管(N4)的源极接地(GND)，第一pmos管(P1)的栅极和第二nmos管(N2)的栅极相连，并与各自单元反相器(V1)的输入端(I1)、各自单元的第一输出端(T)及前一个单元的第二输出端(R)的共接点相连，第二pmos管(P2)的栅极接复位使能电路(I)中的反相器(6)的输出端，第一nmos管(N1)的栅极接复位使能电路(I)中的第二与门(5)的输出端，第三pmos管(P3)的栅极和第四nmos管(N4)的栅极相连，并连接到第二pmos管(P2)和第一nmos管(N1)的连接点(M1)上，第四pmos管(P4)的栅极接复位使能电路(I)中的第二与门(5)的输出端，第三nmos管(N3)的栅极接复位使能电路(I)中的反相器(6)的输出端，第四pmos管(P4)与第三nmos管(N3)的连接点(M2)连接到各自单元的第二输出端(R)，第一单元的第五nmos管(N5)的源极接电源(VDD)，漏极接第一单元的第一输出端(T)，栅极接复位使能电路(I)中的第一与门(3)的输出端，第二～八单元的第五nmos管(N5)的源极接地(GND)，漏极接各自单元的第一输出端(T)，栅极接复位使能电路(I)中的第一与门(3)的输出端，八个传输门(TR1～TR8)分别由一个pmos管和一个nmos管并联而成，各个传输门中nmos管的栅极分别与第一～八单元的第一输出端(T)连接，各个pmos管的栅极分别与第一～八单元的反相器(V1)的输出端连接，各个传输门的输入端分别与并行数据输入端(D1～D8)相连接，各个传输门的输出端都连接到并串转换主体电路(II)中的D触发器(DF)的数据输入端(D)上，该D触发器(DF)的数据输出端(Q)接串行数据输出端(di)，时钟端(CLK)接复位使能电路(I)中的第二与门(5)的输出端。
2.根据权利要求1所述的计算机通用串行接口总线接口电路中的并串转换电路，其特征是所说的复位使能电路(I)和并串转换主体电路(II)集成于一块芯片上。
全文摘要
本发明的通用串行接口总线(USB2.0)接口电路中的并串转换电路，包括满足480Mbps处理速度的高速并串转换主体电路以及一个能降低功耗的复位使能电路，电路简单高效，可以用TSMC 0.25um的标准CMOS集成电路工艺实现，不需要昂贵的0.18um CMOS的集成电路制造工艺，能有效降低成本，适于高速数据处理，能够满足USB2.0接口电路数据传输处理的要求，它可通用于目前所用USB接口电路中。
文档编号G06F13/42GK1564143SQ20041001711
公开日2005年1月12日 申请日期2004年3月19日 优先权日2004年3月19日
发明者何乐年, 唐永建, 严晓浪 申请人:浙江大学