专利名称：用于降低地址存取时间的半导体存储设备的制作方法
技术领域：
本发明涉及一种半导体存储设备，尤其一种用于降低半导体存储设备的地址存取时间tAA的设备。
背景技术：
半导体存储设备已演进以改良其操作速率并提高其集成度。特别是为了提高其操作速率，出现了一种可根据与外部时钟信号同步的方式操作的同步半导体存储设备(以下称作SYNCHMEMORY)作为某一类的半导体存储设备。
首先，开发一种单倍数据速率SYNCHMEMORY(以下将单倍数据速率称作SDR)，以便于某一外部时钟信号周期内特别是该外部时钟信号的上升沿上通过一数据接脚输入或输出数据。
不过，该SDR SYNCHMEMORY不足以满足应该以高速操作的系统的操作速率。因此，为了于某一外部时钟信号周期内处理两笔数据亦即在该外部时钟信号的每一个上升及下降沿上输入或输出每一笔数据，建议使用一种双倍数据速率SYNCHMEMORY(以下将双倍数据速率称作DDR)。
亦即，在DDR SYNCHMEMORY的每一个数据接脚上，在该外部时钟信号的每一个上升及下降沿上各输入或输出两笔连续数据。结果，虽然未提高该外部时钟信号，一般指一操作时钟信号的频率，但是该DDRSYNCHMEMORY的带宽至少是该SDR SYNCHMEMORY之带宽的至少是两倍或更多倍且能依至少两倍或更多倍的高速率操作。
另一方面，为了稳定DDR SYNCHMEMORY的操作，需要一种不存在于习知半导体存储设备内的新型结构。例如，存在有列地址选通脉冲(CAS)潜伏期、猝发脉冲长度及附加潜伏期等。
该CAS潜伏期指的是在将诸如读取命令或写入命令之类的指令输入到半导体存储设备上之后直到将用以响应该指令的数据输出到外部电路上为止所需要的操作时钟信号周期的数目。除此之外，该猝发脉冲长度指的是可通过一次数据存取操作连续输出的数据数目。
特别是，如同只和DDR SYNCHMEMORY有关的各结构之一，附加潜伏期指的是在激活半导体存储设备之后从将诸如读取命令或写入命令之类的指令输入到半导体存储设备上的时序起算的tRCD时序所需要的操作时钟信号周期的数目。其中，该tRCD时序指的是RAS到CAS的延迟，亦即从产生行地址选通脉冲(RAS)的时序到产生列地址选通脉冲(CAS)的时序的周期。亦即，如同一般用以接收激活命令、读取/写入命令及预充电命令的同步存储设备，该附加潜伏期与何时以比预定时序更快的时序接收该读取/写入命令有关。
例如，假如该附加潜伏期为2，则可在自将一读取/写入命令输入到半导体存储设备上时算起的两个操作时钟之后执行诸如数据存取操作之类的操作以响应该读取/写入命令。反之，在不具任何附加潜伏期的半导体存储设备内，则可在自将一读取/写入命令输入到半导体存储设备上时算起的tRCD时序之后执行该操作以响应该读取/写入命令。
亦即，在具有附加潜伏期的半导体存储设备内，可在将一读取/写入命令输入到半导体存储设备上之后的tRCD时序之前执行该操作以响应该读取/写入命令。
图1所示为一种习知半导体存储设备的框图。
如图所示，该习知半导体存储设备包括一指令译码器10、一地址缓冲区块20、一地址寄存器21、一行前置译码器31、一行译码器32、一列主动式闭锁电路11、一列地址控制器41、一列前置译码器42、一列译码器43、多个存储体(bank)bank0到bank3、一前置取出区块70以及一数据输出缓冲器80。
指令译码器10会接收诸如激活、读取或写入命令之类的指令，并输出一和行地址有关的行命令信号Com_Row以及一和列地址有关的列命令信号Com_Col。另一方面，地址缓冲区块20会接收由外部部位输入的地址并缓冲各地址，以将其输出到地址寄存器21上。然后，由地址寄存器21将地址分割成行地址Add_Row及列地址Add_Col并输出一BS信号亦即一存储体选取信号以响应该地址。
接下来，行前置译码器31会对行地址Add_Row进行前置译码以响应该行命令信号Com_Row，并输出已前置译码的行地址作为行前置译码信号Row_Pre。之后，行译码器32会对该行前置译码信号Row_Pre进行译码。
另一方面，列主动式闭锁电路11会输出一和读取或写入操作有关的内部命令信号Com_int，以响应该列命令信号Com_Col及附加潜伏期AL。然后，列地址控制器41会闭锁列地址Add_Col并对所闭锁的列地址进行计数，以将一内部列地址Col_int输出到该列前置译码器42上。下一步，该列前置译码器42会对该内部列地址Col_int进行前置译码以输出作为列前置译码信号Col_Pre。之后，列译码器43会对该列前置译码信号Col_Pre进行译码并输出一YI信号。
多个存储体bank0到bank3各包括多个单位单元以及一感测放大区块，用于感测并放大每一存储体的单位单元内所储存的数据。前置取出区块70用于对已由该感测放大区块放大的数据施行前置取出操作，并由数据输出缓冲器80输出已由该前置取出区块70施行前置取出操作的数据。
此外，该半导体存储设备还包括一DQS缓冲器90，用于输出一数据选通脉冲信号DQS；一延迟锁定回路60，用于输出一延迟闭锁信号；以及一模式寄存器50，用于储存和半导体存储设备的操作有关的设定信号。
其中，只用于DDR SYNCHMEMORY内的数据选通脉冲信号DQS会确定一时序，以将数据输出缓冲器80缓冲的数据输出到一外部部位上。除此之外，为了使该输出数据与输入到该DDR SYNCHMEMORY上的外部时钟信号同步，延迟锁定回路60会输出一延迟锁定的内部操作信号。最后，该模式寄存器50会储存诸如猝发脉冲长度及附加潜伏期之类的情况。
此外，因为SYNCHMEMORY内的每一个存储体都包括有行译码器及列译码器，虽然图1中只显示了一种译码器，但是应该可根据所输入的地址选出行译码器及列译码器以响应所选出的存储体。因此，地址寄存器21会将BS信号输出到指令译码器10上。
除此之外，假如该半导体存储设备为DDR SYNCHMEMORY，则列地址控制器41会接收一列地址并输出该内部列地址Col_int以响应该猝发脉冲长度及一数据输出模式(×4，×8，×16)例如偶输出数据及奇输出数据。
图2所示为图1所示的习知半导体存储设备内一些和列地址有关的区块的框图。
如图所示，该列前置译码器42包括一列前置译码区块42-1，用于对该内部列地址Col_int进行前置译码以响应内部命令信号Com_int；以及一修护地址比较器42-2，用于将该内部列地址Col_int与已修护地址作比较以找出该内部列地址Col_int是否即为该已修护地址。
具体地，用以将列前置译码信号Col_Pre输出到列译码器43上的列前置译码区块42-1包括一正常前置译码器，在假如该内部列地址Col_int并非该已修护地址时用于对该内部列地址Col_int进行前置译码；以及一修护前置译码器，在假如该内部列地址Col_int为该已修护地址时用于对该内部列地址Col_int进行前置译码。
一般而言，该半导体存储设备包括多个备用单位单元以对抗制程产生的错误单位单元。然后可于修护处理期间将错误的单位单元交换成各备用单位单元。因此，对这些已修护的单位单元而言，该修护前置译码器是必需的。
图3所示为一种图1所示列地址控制器41的局部电路的电路图。
如图所示，列地址控制器41包括作串联连接的多个第一闭锁电路41_1到41_6。依序将一与时钟信号CLK_DELAY同步的列地址信号对Add_Col和/Add_Col输入到每一个第一闭锁电路41_1到41_6上。通过四个传输门T1到T4输出列地址Add_Col以响应该附加潜伏期例如AL0到AL3。其中，将除了未与多个第一闭锁电路41_1到41_6连接的第一传输门T1以外的每一个传输门T2到T4各耦合于两个闭锁电路上。结果，可通过以每一个附加潜伏期AL0到AL3为基础选择性地导通每一个传输门T1到T4，确定该列地址控制器41输出内部列地址Col_int时的时序。
例如，假如其附加潜伏期为2则导通了第三传输门T3。此时，该列地址信号对Add_Col和/Add_Col会因作串联连接的四个第一闭锁电路41_1到41_4而受到延迟。亦即，因为四个串联连接的第一闭锁电路41_1到41_4的延迟数值等于两个时钟信号CLK_DELAY的周期，故该列地址控制器41可在两个操作时钟周期之后将内部列地址Col_int输出到该列前置译码器42上。反之，假如其附加潜伏期为0，则导通了第一传输门T1。结果，可在没有因时钟信号CLK_DELAY产生的延迟下输出该内部列地址Col_int。
图4所示为一种图1所示的列主动式闭锁电路11的局部电路的电路图。其中，该列主动式闭锁电路11用于输出内部命令信号Com_int，以响应诸如读取命令或写入命令之类的指令。
如图所示，该列主动式闭锁电路11包括串联连接的多个第二闭锁电路11_1到11_6。依序将用以响应诸如读取命令或写入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)之类的指令与时钟信号CLK_DELAY同步的第一控制信号rd输入到每一个第二闭锁电路11_1到11_6上。通过三个传输门T6到T8输出内部命令信号Com_int，以响应该附加潜伏期例如AL0到AL3。其中，将每一个传输门T6到T8各耦合于上两个闭锁电路上。结果，可通过以每一个附加潜伏期AL1到AL3为基础选择性地导通每一个传输门T6到T8，确定该列主动式闭锁电路11输出内部命令信号Com_int的时序。此外，假如其附加潜伏期为0则导通第五传输门T5。结果，可在没有因时钟信号周期CLK_DELAY产生的延迟下输出该内部命令信号Com_int。
如上所述，可通过组合一读取命令及写入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)来产生第一控制信号rd，以响应输入到半导体存储设备内的指令。
图5所示为图1所示的习知半导体存储设备在附加潜伏期为0时施行读取操作的波形图。
如图所示，假设其CAS潜伏期为5 tCLK，tRCD时序为5 tCLK，其猝发脉冲长度为8且其操作时钟周期亦即1 tCLK为3纳秒。除此之外，可在该tRCD时序之后经过5 tCLK时产生一预充电命令，且其附加潜伏期为0。
为了达到半导体存储设备内的读取操作，可依序输入一激活指令ACT、一读取命令READ及一预充电命令PRE。其中，该半导体存储设备可通过该激活命令ACT接收一行地址以激活一字线。然后，该半导体存储设备可感测并放大对应于该已激活字线的多个单位单元内所储存的多个数据。
接下来，该半导体存储设备可通过该读取命令READ接收一列地址以执行前置译码及译码程序。通过前置译码及译码程序，可从多个已放大数据中选出所请求的数据并将其输出到外部部位。然后，该预充电命令PRE会移除多个位线上的多个已放大数据。
该读取操作期间，在激活该激活命令ACT之后，经过tRCD的时序上施行该读取命令READ的操作。此时，该列主动式闭锁电路11会产生内部命令信号Com_int以控制该读取命令READ的操作。然后，可通过该列地址控制器41及列前置译码器42输出前置译码信号Col_Pre。接下来，该列译码器43会为该前置译码信号Col_Pre进行译码以输出作为YI信号。结果，存储体内的感测放大区块可通过该YI信号输出多个已放大数据中的请求数据。
参照图5，在输入该激活命令ACT之后经过5 tCLK时产生内部命令信号Com_int以响应tRCD时序。产生YI信号以响应该内部命令信号Com_int。输出该请求数据DATA以响应该YI信号及一数据路径控制信号DPC。其中，该数据路径控制信号DPC指的是多个控制信号，可在预定时序(亦即在5 tCLK之后，因为其CAS潜伏期为5)上用以控制该前置取出区块70及数据输出缓冲器80以便输出该请求数据信号DATA以响应该内部命令信号Com_int。
如同图5中的说明，在附加潜伏期为0的例子里，就像不具有任何附加潜伏期的同步半导体存储设备一般，可在已输入该激活命令ACT之后经过tRCD的时序上执行用以响应该读取命令READ的操作。
图6所示为图1所示的习知半导体存储设备在附加潜伏期为1时施行读取操作的波形图。
如图所示，假如该附加潜伏期为1，则可在已输入该激活命令ACT之后经过tRCD的时序早于该附加潜伏期的时序上输入该读取命令READ。亦即，因为该附加潜伏期为1，故可在比经过tRCD亦即5 tCLK早一个时钟的时序上输入该读取命令READ。
半导体存储设备内所包括的芯片组会以该附加潜伏期为基础在比预定时序更早的时序上输出该读取命令READ。结果，该芯片组具有一用于执行各操作以响应该指令的时间差。不过，考虑到用以响应所输入指令的操作，该DDR同步半导体存储设备的操作速率不会比习知同步半导体存储设备的操作速率更快。
因为快速发展的高科技，需要以更高速率操作的半导体存储设备。为了提高该半导体存储设备的操作速率，很容易就会增高其操作时钟的频率。
基本上，该半导体存储设备应该花费操作时间以接收所输入的数据并进行译码而将该单位单元内所储存的数据输出到外部电路上。此外，几乎无法减少操作时间。结果，虽然增高其操作时钟的频率，但也无法执行操作以响应在每个操作时钟周期上输入的指令，亦即，可于至少两个操作时钟周期内执行每一次操作。
该半导体存储设备内，将用于处理输入地址以执行对应于所输入指令的稳定操作的时序称作地址存取时序tAA。现今，一般而言该地址存取时序tAA大约是20纳秒。例如，假如该操作时钟的频率为200MHz，则该操作时钟周期为5纳秒。此例中，对该地址存取时序tAA而言，该半导体存储设备花了3个操作时钟周期。亦即，该地址存取时序tAA指的是在输入一地址之后直到自存储体内所包括的多个单位单元中选出一对应单位单元为止的时间周期。
最后，有两种用于降低地址存取时序tAA的方法其中一种方法是提高该半导体存储设备的供应电压，而另一种方法是改良该半导体存储设备内所包括的MOS晶体管的特征或性质。
假如提高其供应电压，则可减少其地址存取时间。不过，无法以供应有更高供应电压的半导体存储设备作为低功率存储设备，因为增加了该半导体存储设备的功率消耗。
发明内容
因此，本发明的目的在于提供一种用于降低地址存取时间的半导体存储设备。
本发明一方面提供了一种用于控制同步半导体存储设备操作的设备，其中每一个操作都是通过多个内部指令实现的，该设备包括参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及控制区块，用于在比该操作的起始时序更早的第一预定时序上输出该多个内部指令之一，以响应该多个已延迟时钟信号。
本发明另一方面提供的一种同步半导体存储设备包括指令及地址接收区块，用于接收外部时钟、外部指令、行地址及列地址，并在对该外部指令进行译码之后输出多个内部指令；行地址控制区块，受至少一个所述内部指令的控制，对行地址进行译码；列地址控制区块，受至少一个所述内部指令的控制，对所述列地址进行译码；存储体，用于输入或输出一数据，以响应该已译码的行地址及列地址；以及I/O区块，用于在该存储体与外部电路之间传递数据，其中该行地址控制区块包括参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及控制区块，用于在比该操作的起始时序更早的第一预定时序上执行所述内部指令之一，以响应该多个已延迟时钟信号。
本发明另一方面提供了一种用于控制同步半导体存储设备操作的方法，其中每一个操作都是通过用以执行指令以响应其附加潜伏期的多个内部指令实现的，该方法包括下列步骤A)接收一外部时钟并输出多个已延迟时钟信号；以及B)在比该操作的起始时序更早的第一预定时序上输出该多个内部指令之一，以响应该多个已延迟时钟信号。
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中图1所示为一习知半导体存储设备的框图。
图2所示为图1所示的习知半导体存储设备内一些和列地址有关的区块的框图。
图3所示为图1所示的列地址控制器的局部电路的电路图。
图4所示为图1所示的列主动式闭锁电路的局部电路的电路图。
图5所示为图1所示的习知半导体存储设备在附加潜伏期为0时施行读取操作的波形图。
图6所示为图1所示的习知半导体存储设备在附加潜伏期为1时施行读取操作的波形图。
图7所示为根据本发明的半导体存储设备的框图。
图8A和图8B所示为图7所示的半导体存储设备内一些和列地址有关的区块的框图。
图9所示为图7所示的半导体存储设备在附加潜伏期为1时施行读取操作的波形图。
图10所示为图7所示的半导体存储设备在附加潜伏期为3时施行读取操作的波形图。
图11为与习知半导体存储设备比较，说明本发明半导体存储设备的地址存取时序的波形图。
图12所示为图7所示的列地址控制器的电路图。
图13所示为图7所示的列主动式闭锁电路的电路图。
具体实施例方式
以下将参照各附图详细说明一种根据本发明用于降低半导体存储设备的地址存取时序tAA的设备。
图7所示为根据本发明的半导体存储设备的框图。
如图所示，该半导体存储设备包括一指令译码器10、一地址缓冲区块20、一地址寄存器21、一行前置译码器31、一行译码器32、一列主动式闭锁电路100、一列地址控制器200、一列前置译码器300、一列译码器43、多个存储体bank0到bank3、一前置取出区块70以及一数据输出缓冲器80。
该半导体存储设备进一步包括一DQS缓冲器90、一延迟锁定回路60以及一模式寄存器50。其中，因为除了列主动式闭锁电路100、列地址控制器200及列前置译码器300之外的所有功能区块都等于如图1所示的功能区块，故省略其详细说明。
简言之，该同步半导体存储设备包括一具有指令译码器10、地址缓冲区块20、地址寄存器21及模式寄存器50的指令及地址接收区块；一具有行前置译码器31及行译码器32的行地址控制区块；一具有列主动式闭锁电路100、列地址控制器200、列前置译码器300及列译码器43的列地址控制区块；一存储体；以及一具有DQS缓冲器90、延迟锁定回路60、前置取出区块70及数据输出缓冲器80的I/O区块。
该指令及地址接收区块用于接收一外部时钟、一外部指令、一行地址及一列地址并在对该外部指令进行译码之后输出多个内部指令。该行地址控制区块受该至少一个内部指令的控制对该行地址进行译码。该列地址控制区块受该至少一个内部指令的控制对该列地址进行译码。该存储体输入或输出数据，以响应该已译码的行地址及列地址。该I/O区块用于在该存储体与外部电路之间传递数据。
此外，列地址控制区块包括一参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及一控制区块，用于在比该操作的起始时序更早的第一预定时序上执行该多个内部指令之一，以响应该多个已延迟时钟信号。
其中，该第一预定时序指的是比tRCD时序更早一个外部时钟周期的时序。该tRCD时序指的是RAS到CAS的延迟，亦即从产生行地址选通脉冲(RAS)的时序到产生列地址选通脉冲(CAS)的时序的周期。
假如附加潜伏期AL为0，该列主动式闭锁电路100、列地址控制器200及列前置译码器300各输出第一内部命令信号Com_int(1)、第一内部列地址Col_int(1)及第一前置译码信号Col_Pre(1)。否则，假如附加潜伏期AL不为0，亦即该附加潜伏期AL为1，2，3等，该列主动式闭锁电路100、列地址控制器200及列前置译码器300各输出第二内部命令信号Com_int(2)、第二内部列地址Col_int(2)及第二前置译码信号Col_Pre(2)。其中，在比tRCD时序早一个外部时钟周期的时序上输出由该列主动式闭锁电路100输出的第二内部命令信号Com_int(2)。
此外，本发明中，可使该列主动式闭锁电路100、列地址控制器200及列前置译码器300各具有一条输出线，以在不同时序上输出第一和第二信号，例如Com_int(1)和Com_int(2)；或具有两条输出线，每条输出线以附加潜伏期AL为基础输出第一和第二信号，例如Com_int(1)和Com_int(2)。
图8A和图8B所示为图7所示的半导体存储设备内一些与列地址有关的区块的框图。
如图8A所示，该列主动式闭锁电路100具有两条输出线，各用以输出第一和第二内部命令信号，如Com_int(1)和Com_int(2)。该第二内部命令信号Com_int(2)会贯穿延迟单元400。此中，该延迟单元400的延迟数值比一个外部时钟周期更短。例如，假如该外部时钟周期为3纳秒，则该延迟数值可以是1纳秒，亦即3纳秒以下。
具体地，该列主动式闭锁电路100包括第一命令产生器110，在附加潜伏期为0时在经过tRCD的时序上输出第一内部命令信号Com_int(1)；以及第二指令产生器120，在附加潜伏期为0时在比tRCD早一个外部时钟周期的时序上输出第二内部命令信号Com_int(2)。
此例中，在比tRCD时序早一个外部时钟周期的时序上输出第二内部命令信号Com_int(2)。亦即，该半导体存储设备具有3纳秒的时序差。如图8A所示，假如该第二内部命令信号Com_int(2)被延迟单元400延迟，则可减少该列前置译码器300内所产生的时序误差。此外，假如使用3纳秒的时序差以防止产生时序误差并改良其地址存取时序tAA，则可更稳定地操作该半导体存储设备。结果，提高了该半导体存储设备的部分产值。
最近，为了提高该半导体存储设备的操作速率，可在没有任何时序差下操作该半导体存储设备内的每个区块。不过就像本发明，假如可将从该列主动式闭锁电路100得到的3纳秒时序差用于改良其地址存取时序tAA，则可更稳定地操作该半导体存储设备。
类似于列主动式闭锁电路100，该列地址控制器200包括一无延迟区块210，用于在附加潜伏期为0时在没有任何延迟下输出第一内部列地址Col_int(1)；以及一AL-1延迟区块220，用于在附加潜伏期不为0时在比tRCD时序早的预定时序上输出第二内部列地址Col_int(2)。
参考图8A，该列前置译码器300包括一列前置译码区块310，用于对由该无延迟区块210或AL-1延迟区块220输出的第一内部列地址Col_int(1)或第二内部列地址Col_int(2)进行前置译码，以响应该第一指令产生器110或第二指令产生器120输出的第一内部命令信号Com_int(1)或第二内部命令信号Com_int(2)；以及一修护地址比较器320，用于将该第一内部列地址Col_int(1)或第二内部列地址Col_int(2)与一已修护地址作比较，以找出该第一内部列地址Col_int(1)或第二内部列地址Col_int(2)是否为已修护地址。
具体地，用以将第一列前置译码信号Col_Pre(1)或第二列前置译码信号Col_Pre(2)输出到列译码器43上的列前置译码区块310包括一正常前置译码器311，在该第一内部列地址Col_int(1)或第二内部列地址Col_int(2)不是已修护地址时，用于对该第一内部列地址Col_int(1)或第二内部列地址Col_int(2)进行前置译码；以及一修护前置译码器312，在各内部列地址Col_int为已修护地址时，用于对各内部列地址Col_int进行前置译码。
参照图8B，无论其附加潜伏期是否为0，该列主动式闭锁电路100都具有一条输出线，以输出第一或第二命令信号，即Com_int(1)或Com_int(2)。此例中，该列前置译码器300应接收附加潜伏期AL，以便输出第一前置译码信号Col_Pre(1)或第二前置译码信号Col_Pre(2)。
图9到图11所示为图7所示的半导体存储设备的操作的波形图。以下将参照图7到图11详细说明该半导体存储设备的操作。
根据本发明的半导体存储设备中，该列主动式闭锁电路100会在各不同时序上输出第一内部命令信号Com_int(1)或第二内部命令信号Com_int(2)。即，当其附加潜伏期为0时，在tRCD时序上输出该第一内部命令信号Com_int(1)；否则当其附加潜伏期不为0时，在比tRCD时序更早的预定时序上输出该第二内部命令信号Com_int(2)。
其中，该预定时序比tRCD时序早一个外部时钟周期。不过，可以其附加潜伏期AL为基础改变该预定时序。例如，假如其附加潜伏期AL为2，该预定时序比tRCD时序早两个外部时钟周期。
图9所示为图7所示的半导体存储设备在附加潜伏期为1时执行读取操作的波形图。
如图所示，当其附加潜伏期为1时，可在比tRCD时序早一个外部时钟周期的时序上直接而不是过了该tRCD时序之后输入用以响应读取命令READ的第二内部命令信号Com_int(2)。亦即，可在大约比tRCD时序早一个外部时钟周期的时序上产生该第二内部命令信号Com_int(2)。
图中未示出，为响应该第二内部命令信号Com_int(2)，该列地址控制器200会将第二内部列地址Col_int(2)输出到该列前置译码器300上。结果，该列前置译码器300可将第二内部列地址Col_int(2)进行前置译码，以响应该第二内部命令信号Com_int(2)，并在大约比习知半导体存储设备的时序更早的预定时序上输出第二前置译码信号Col_Pre(2)。
然后，该列译码器43会对该第二前置译码信号Col_Pre(2)进行译码并输出作为YI信号。结果，存储体内的感测放大区块通过该YI信号输出多个已放大数据中的请求数据。输出该请求数据DATA以响应该YI信号及一数据路径控制信号DPC。其中，该数据路径控制信号DPC指的是多个控制信号，用于控制该前置取出区块70及数据输出缓冲器80以响应该第二内部命令信号Com_int(2)。
因此，根据本发明的半导体存储设备可在比习知半导体存储设备更早的预定时序上实现列地址的相关操作。亦即，可使地址存取时序tAA减小一个外部时钟周期。
图10所示为图7所示的半导体存储设备在附加潜伏期为3时执行读取操作的波形图。
如图所示，在比tRCD时序早三个外部时钟周期的时序上输入读取命令READ。其中，该半导体存储设备可于两个外部时钟周期内闭锁该读取命令READ，然后再在比tRCD时序早一个外部时钟周期的时序上产生该第二内部命令信号Com_int(2)。除了这种操作之外，其它操作都是和如图9所示的操作相同的。同样地，可使其地址存取时序tAA减小一个外部时钟周期。
图11为与习知半导体存储设备比较，本发明半导体存储设备的地址存取时序的波形图。其中，CAS潜伏期为5，如图所示，根据本发明的半导体存储设备可在大约比习知半导体存储设备的时序早一个外部时钟周期的时序上产生一内部命令信号Com_int。结果，也可在更早的时序上产生该前置译码信号Col_Pre及YI信号。
因此，与习知半导体存储设备相比，即使当根据本发明的半导体存储设备并未在更早的时序上输出该请求数据DATA时，根据本发明的半导体存储设备内和地址译码程序有关的各内部区块也具有比习知半导体存储设备更长的时序差。其中，Gio指的是将请求数据供应到通用位线上的周期，而RD0和D0指的则是将请求数据闭锁于具有前置取出区块70和数据输出缓冲器80等的I/O区块中的周期。
因此，对照习知技术中15纳秒的地址存取时序tAA，根据本发明的半导体存储设备内的地址存取时序tAA为12纳秒。
图12所示为图7所示的列地址控制器200的电路图。
如图所示，该列地址控制器200包括第一传输门T8，在附加潜伏期AL为0或1亦即AL0或AL1时，用于输出所输入的地址信号Add_Col作为内部列地址Col_int；第一到第四闭锁电路210到240，作串联连接以依序闭锁与外部时钟同步的列地址Add_Col和/Add_Col；第二传输门T9，在附加潜伏期AL为2亦即AL2时，用于输出第二闭锁电路220的输出信号作为内部列地址Col_int；以及第三传输门T10，在附加潜伏期AL为3亦即AL3时，用于输出第四闭锁电路240的输出信号作为内部列地址Col_int。
假如附加潜伏期AL为0或1，则导通第一传输门T8。结果，可在没有因时钟信号周期CLK_DELAY产生的任何延迟下输出该列地址Add_Col。
其中，传输门T9和T10均耦合于两个闭锁电路上。结果，可以附加潜伏期AL2和AL3为基础选择性地导通传输门T9和T10，确定该列地址控制器200输出内部列地址Col_int的时序。例如，假如其附加潜伏期AL为2，则闭锁列地址Add_Col一个时钟信号周期CLK_DELAY。否则，假如其附加潜伏期AL为3，则闭锁该列地址Add_Col两个时钟信号周期CLK_DELAY。
图13所示为图7所示的列主动式闭锁电路100的电路图。
如图所示，该列主动式闭锁电路100包括一内部指令译码器150，用于在对多个已延迟时钟信号及所输入的各命令信号进行译码之后输出一已译码信号rd；第四传输门T12，在附加潜伏期AL为0或1时，用于输出由该内部指令译码器150输出的已译码信号rd作为内部命令信号Com_int；第五到第八闭锁电路110到140，串联连接，以依序闭锁与时钟信号CLK_DELAY同步的已译码信号rd；第五传输门T13，在附加潜伏期AL为2时，用于输出该第二闭锁电路120的输出信号作为内部命令信号Com_int；以及第六传输门T14，在附加潜伏期AL为3时，用于输出第四闭锁电路140的输出信号作为内部命令信号Com_int。
其中，依序将用以响应诸如读取命令或写入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)之类的与时钟信号周期CLK_DELAY同步的命令的已译码信号rd输入到第五到第八闭锁电路110到140。
假如附加潜伏期AL为0或1，则导通了第四传输门T12。结果，可在没有因时钟信号周期CLK_DELAY产生的延迟下输出该已译码信号rd。
其中，传输门T13和T14均耦合于两个闭锁电路上。结果，可以附加潜伏期AL2和AL3为基础选择性地导通传输门T13和T14，确定该列主动式闭锁电路100输出内部命令信号Com_int的时序。例如，假如其附加潜伏期AL为2，则闭锁该已译码信号rd一个时钟信号周期CLK_DELAY。否则，假如其附加潜伏期AL为3，则闭锁该已译码信号rd两个时钟信号周期CLK_DELAY。
如上所述，可通过使用如图12和图13所示的列主动式闭锁电路100及列地址控制器200在比tRCD时序早一个外部时钟周期的时序上输出该内部列地址Col_int。
根据本发明的具有附加潜伏期的同步半导体存储设备可降低地址存取时序tAA，且因此提高了该同步半导体存储设备的操作速率。
特别是，因为根据本发明的同步半导体存储设备的结构极其类似于习知半导体存储设备的结构，因此，可在除了和列地址有关的少数功能性区块之外，无需重新设计所有功能性区块的情况下制造出本发明的同步半导体存储设备。
相对于习知半导体存储设备中等于15纳秒的地址存取时序tAA，根据本发明的同步半导体存储设备具有等于12纳秒的地址存取时序tAA。
而且，因为该同步半导体存储设备有更多时间可防止时序误差并改良其地址存取时序tAA，故可更稳定地操作该半导体存储设备。结果，提高了该半导体存储设备的部分产量。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。
权利要求
1.一种用于控制同步半导体存储设备操作的设备，其中每一个操作都是通过多个内部指令实现的，该设备包括参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及控制区块，用于在比该操作的起始时序更早的第一预定时序上输出该多个内部指令之一，以响应该多个已延迟时钟信号。
2.如权利要求1所述的设备，其特征在于该同步半导体存储设备的附加潜伏期不是0。
3.如权利要求1所述的设备，其特征在于该第一预定时序比tRCD时序早一个外部时钟周期。
4.如权利要求1所述的设备，其特征在于该多个已延迟时钟信号包括时钟延迟信号、CAS信号、芯片选取信号、写入使能信号以及RAS信号。
5.如权利要求1所述的设备，其特征在于该控制区块的输出信号用于控制是否对所输入的列地址信号进行译码。
6.如权利要求1所述的设备，进一步包括地址控制器，在比该操作的起始时序更早的第二预定时序上输出所输入的地址信号，以响应多个已延迟时钟信号；以及译码区块，用于对来自该地址控制器的输出地址信号进行译码，以响应来自该控制区块的输出信号。
7.如权利要求6所述的设备，其特征在于该控制区块包括指令译码器，在对多个已延迟时钟信号进行译码之后，用于输出一已译码信号；第一传输门，在附加潜伏期为0时，用于输出已译码信号作为输出信号；第一到第四闭锁电路，串联连接，以依序闭锁该已译码信号；第二传输门，在附加潜伏期为2时，用于输出该第二闭锁电路的输出信号作为输出信号；以及第三传输门，在附加潜伏期为3时，用于输出该第四闭锁电路的输出信号作为输出信号。
8.如权利要求7所述的设备，其特征在于该地址控制器包括第一传输门，在附加潜伏期为0或1时，用于输出所输入的地址信号作为内部列地址信号；第一到第四闭锁电路，串联连接，以依序闭锁该列地址；第二传输门，在附加潜伏期为2时，用于输出该第二闭锁电路的输出信号作为内部列地址；以及第三传输门，在附加潜伏期为3时，用于输出该第四闭锁电路的输出信号作为内部列地址。
9.一种同步半导体存储设备，包括指令及地址接收区块，用于接收外部时钟、外部指令、行地址及列地址，并在对该外部指令进行译码之后输出多个内部指令；行地址控制区块，受至少一个所述内部指令的控制，对行地址进行译码；列地址控制区块，受至少一个所述内部指令的控制，对所述列地址进行译码；存储体，用于输入或输出一数据，以响应该已译码的行地址及列地址；以及I/O区块，用于在该存储体与外部电路之间传递数据，其中该行地址控制区块包括参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及控制区块，用于在比该操作的起始时序更早的第一预定时序上执行所述内部指令之一，以响应该多个已延迟时钟信号。
10.如权利要求9所述的设备，其特征在于该同步半导体存储设备的附加潜伏期不是0。
11.如权利要求9所述的设备，其特征在于该第一预定时序比tRCD时序早一个外部时钟周期。
12.如权利要求9所述的设备，其特征在于该多个已延迟时钟信号包括时钟延迟信号、CAS信号、芯片选取信号、写入使能信号以及RAS信号。
13.如权利要求9所述的设备，其特征在于该控制区块的输出信号用于控制是否对所输入的列地址信号进行译码。
14.如权利要求9所述的设备，进一步包括地址控制器，用于在比该操作的起始时序更早的第二预定时序上输出所输入的地址信号，以响应多个已延迟时钟信号之一；以及译码区块，用于对该地址控制器的输出地址信号进行译码，以响应来自该控制区块的输出信号。
15.如权利要求14所述的设备，其特征在于该控制区块包括指令译码器，在对多个已延迟时钟信号进行译码之后，用于输出一已译码信号；第一传输门，在附加潜伏期为0或1时，用于输出已译码信号作为输出信号；第一到第四闭锁电路，串联连接，以依序闭锁该列地址；第二传输门，在附加潜伏期为2时，用于输出该第二闭锁电路的输出信号作为输出信号；以及第三传输门，在附加潜伏期为3时，用于输出该第四闭锁电路的输出信号作为输出信号。
16.如权利要求15所述的设备，其特征在于该地址控制器包括第一传输门，在附加潜伏期为0或1时，用于输出所输入的地址信号作为内部列地址信号；第一到第四闭锁电路，串联连接，以依序闭锁该列地址；第二传输门，在附加潜伏期为2时，用于输出该第二闭锁电路的输出信号作为内部列地址；以及第三传输门，在附加潜伏期为3时，用于输出该第四闭锁电路的输出信号作为内部列地址。
17.一种用于控制同步半导体存储设备操作的方法，其中每一个操作都是通过用以执行指令以响应其附加潜伏期的多个内部指令实现的，该方法包括下列步骤A)接收一外部时钟并输出多个已延迟时钟信号；以及B)在比该操作的起始时序更早的第一预定时序上输出该多个内部指令之一，以响应该多个已延迟时钟信号。
18.如权利要求17所述的方法，其特征在于该同步半导体存储设备的附加潜伏期不是0。
19.如权利要求17所述的方法，其特征在于该第一预定时序比tRCD时序早一个外部时钟周期。
20.如权利要求17所述的方法，其特征在于该多个已延迟时钟信号包括时钟延迟信号、CAS信号、芯片选取信号、写入使能信号以及RAS信号。
全文摘要
本发明提供了一种用以施行同步半导体存储设备的控制操作的设备，其中每一个操作都是通过多个指令实现的，此设备包括参考时钟区块，用于接收一外部时钟并输出多个已延迟的时钟信号；以及控制区块，用以响应该多个已延迟时钟信号以便在比操作的起始时序更早的第一预定时序上输出多个内部指令之一。
文档编号G06F1/10GK1629980SQ20041007023
公开日2005年6月22日 申请日期2004年7月30日 优先权日2003年12月17日
发明者宋镐旭 申请人:海力士半导体有限公司