专利名称：数据传送电路的制作方法
技术领域：
本发明涉及在使用周期不同的时钟脉冲信号的电路之间传送数据的数据传送电路。
背景技术：
专利文献1特开2002-215568号公报图2(a)、(b)是上述专利文献1上记载的传统非同步数据传送方法的说明图。图2(a)表示LSI内部的TCLK(发送侧动作时钟脉冲)动作部和RCLK(接收侧动作时钟脉冲)动作部的非同步接口的电路结构图，图2(b)是表示该图(a)的动作的信号波形图。
如图2(a)所示，TCLK动作部中有将以发送侧动作时钟脉冲TCLK的定时输出传送基准信号STBT的触发器(以下称“FF”)1，以及取得要以该发送侧动作时钟脉冲TCLK的定时传送的发送数据DIT并作为传送数据DOT输出的FF2。传送基准信号STBT和传送数据DOT，通过传送线路3、4向RCLK动作部传送。传送线路3、4布置成使与传送数据DOT的延迟比传送基准信号STBT的延迟大。
并且，RCLK动作部中有以接收侧动作时钟脉冲RCLK的定时取得经由传送线路3传送过来的传送基准信号STBR、并作为确定信号VAL输出的FF5，以及以该接收侧动作时钟脉冲RCLK的定时取得经由传送线路4接受的传送数据DIR、并作为输出数据DOR输出的FF6。
用该非同步接口，传送数据DOT的延迟比传送基准信号STBT的延迟大，该延迟时间之差成为能够以最初采样传送基准信号STBR的断定(assert)的时钟脉冲边沿(clock edge)常时采样有效的传送数据DIR的量。为此，如图2(b)所示，可以在接收侧取得以检出了传送基准信号STBR的断定的接收侧动作时钟脉冲RCLK的边沿采样的传送数据DIR，作为输出数据DOR使用。上述专利文献1中记载，由此虽为非同步电路却以与同步电路同样的方法进行模拟，进行电路的正当性验证。
发明内容
但是，图2(a)的非同步接口存在如下的问题。
图3(a)～(c)是表示传统的非同步接口的问题的说明图。
(1)如图3(a)所示，若与发送侧动作时钟脉冲TCLK相比接收侧动作时钟脉冲RCLK的周期较长，则当这些时钟脉冲TCLK、RCLK具有特定的相位关系时，不能以接收侧动作时钟脉冲RCLK取得传送基准信号STBR。因此，存在这样的问题，尽管传送数据DIR已转移，却不能将输出数据DOR向下一级FF输出。
(2)如图3(b)所示，若与发送侧动作时钟脉冲TCLK相比接收侧动作时钟脉冲RCLK的周期较短，则在确定传送数据DIR前确定信号VAL已被输出，并向下一级FF输出了不确定的输出数据DOR。
(3)如图3(c)所示，若与传送基准信号STBR相比传送数据DIR较迟，则尽管确定信号VAL已成为有效，但输出数据DOR还是更新前的，存在成为不确定的数据的问题。
如此，由于发送侧动作时钟脉冲TCLK和接收侧动作时钟脉冲RCLK的周期不同，时钟脉冲TCLK、RCLK之间的相位关系不固定。因此，存在这样的问题，即不能在逻辑上保证以接收侧动作时钟脉冲RCLK的定时可靠地接收发送侧时钟脉冲TCLK驱动的传送数据DOT和传送基准信号STBT。
本发明旨在提供这样的数据传送电路，该电路能够在使用周期不同的时钟脉冲信号的电路之间可靠地传送数据。
本发明的特征在于在发送侧和接收侧之间用频率不同的时钟脉冲信号进行数据传送的数据传送电路的发送侧设有，在被给予了写入许可信号时，按照发送时钟脉冲信号的定时取得发送数据并输出到传送线路的第一寄存器，以及提供了所述写入许可信号后，开始选通脉冲信号的发送和所述发送时钟脉冲信号的计数，并在该发送时钟脉冲信号的计数值达到设定值时停止该选通脉冲信号的发送的选通脉冲生成部；在其接收侧设有，按照接受时钟脉冲信号的定时取得所述传送线路上的数据并加以保持的第二寄存器，在接收所述选通脉冲信号并检出该选通脉冲信号已停止时将具有所述接收时钟脉冲信号的一个周期的脉宽的确定信号输出的边沿检出部，以及在所述确定信号已被提供时、按照所述接收时钟脉冲信号的定时取得所述第二寄存器中保持的数据并作为接收数据输出的第三寄存器。
本发明的数据传送侧设有选通脉冲生成部，在向发送数据的传送线路输出的同时开始向接收侧发送选通脉冲信号，在发送时钟脉冲信号的计数值达到设定值时停止该选通脉冲信号的发送。并且，在数据的接收侧设有边沿检出部和寄存器，前者在检出选通脉冲信号的停止后输出具有接收时钟脉冲信号的一个周期的脉宽的确定信号，后者在该确定信号已被提供时按照接收时钟脉冲信号的定时取得数据并输出接收数据。由此，即使发送侧和接收侧的时钟脉冲频率不同，也不会受到数据的传送延迟偏差的影响，具有能够进行可靠的数据传送的效果。
图1是表示本发明的实施例1的数据传送电路的结构图。
图2是传统的非同步数据传送方法的说明图。
图3是说明传统的非同步接口中存在的问题的说明图。
图4是表示图1的数据传送电路的动作的信号波形图。
图5是表示本发明的实施例2的数据传送电路的结构图。
图6是表示图5的数据传送电路的动作的信号波形图。
图7是表示本发明的实施例3的数据传送电路的结构图。
图8是表示图7的数据传送电路的动作的信号波形图。
符号说明3、4传送线路11 选通脉冲生成计数器12、22、23、3 1、41、42 寄存器21 边沿检出器24 门电路30 发送部32 翻转检出器33 选通脉冲生成器40 接收部43 确定信号生成器具体实施方式
在发送侧，按照发送时钟脉冲信号将发送数据输出到传送线路，同时开始该发送时钟脉冲信号的计数，在该计数值达到控制装置给出的设定值时向接收侧指示数据的接收。在接收侧，按照来自发送侧的指示生成具有接收时钟脉冲信号的一个周期的脉宽的确定信号，并在该确定信号已被提供时按照接收时钟脉冲信号取得所述传送线路上的数据而作为接收数据。
通过研读以下参照
的最佳实施例，当能更完全地明了本发明的上述以及其他的目的和新的特征。但是，附图只是用于帮助理解，不对本发明的范围作出限定。
实施例1图1是表示本发明实施例1的数据传送电路的结构图。
该数据传送电路由发送部10和接收部20、连接于它们之间的选通脉冲信号用的传送线路3以及并行传送多个数据的传送线路4构成。
发送部10设有选通脉冲生成计数器11和寄存器12。
选通脉冲生成计数器11被供给设定值value、写入控制信号we、发送时钟脉冲信号clk1，并输出选通脉冲信号strobeo。在该选通脉冲生成计数器11中，写入控制信号we成为有效后，在下一发送选通脉冲信号clk1的上升沿定时将选通脉冲信号strobeo设为有效并输出，并开始发送时钟脉冲信号clk1的计数。然后，在该计数值达到了设定值value时，将选通脉冲信号strobeo设为非有效。选通脉冲信号strobeo被输出到与该发送部10连接的传送线路3。
寄存器12在写入控制信号we有效时以发送时钟脉冲信号clk1的上升沿定时取得发送数据in并加以保持，并作为传送数据datao输出到传送线路4。
另一方面，接收部20设有边沿检出器21和寄存器22、23。
边沿检出器21被供给选通脉冲信号strobei和接收时钟脉冲信号clk2，并输出确定信号valid。该边沿检出器21中，从传送线路3接收的选通脉冲信号strobei成为非有效后，以下一接收时钟脉冲信号clk2的上升沿的定时输出具有该接收时钟脉冲信号clk2的一个周期的脉宽的确定信号valid。
寄存器22以接收时钟脉冲信号clk2的上升沿的定时取得从传送线路4接收的传送数据datai后加以保持，并作为数据reg2输出。另外，寄存器23在确定信号valid已被提供时在接收时钟脉冲信号clk2的上升沿的定时取得寄存器22的数据reg2并加以保持，作为接收数据reg3输出。
再有，预先设定针对选通脉冲生成计数器11的设定值value，以使边沿检出器21能够按照发送时钟脉冲信号clk1和接收时钟脉冲信号clk2的周期检出选通脉冲信号strobei的边沿。另外，传送线路3上的选通脉冲信号strobei的延迟时间设定得比传送线路4上的传送数据datai的延迟时间长。
图4(a)、(b)是表示图1的数据传送电路动作的信号波形图。
图4(a)表示发送时钟脉冲信号clk1的周期比接收时钟脉冲信号clk2短时的动作。
首先，发送部10中，写入控制信号we成为有效(“H”)，发送数据in转变成“D1”。在之后的发送时钟脉冲信号clk1的上升沿的定时，寄存器12取得发送数据in，同时选通脉冲信号strobeo成为有效并输出到传送线路3。另外，寄存器12取得的发送数据in(“D1”)作为传送数据datao输出到传送线路4。
选通脉冲信号strobeo和传送数据datao，分别作为选通脉冲信号strobei和传送数据datai通过传送线路3、4供给接收部20。
接收部20中，经由传送线路3传送来的选通脉冲信号strobei供给边沿检出器21。该时刻，选通脉冲信号strobei为“H”电平，因此边沿检出器21的输出信号成为“L”电平，不输出确定信号valid。
另外，经由传送线路4传送来的传送数据datai(“D1”)在接收时钟脉冲信号clk2的上升沿的定时由寄存器22取得。寄存器22取得的数据reg2被输出到寄存器23的输入端子D。
接着，传送时钟脉冲信号clk1的时钟脉冲数达到设定值value时，从发送部10的选通脉冲生成计数器11输出的选通脉冲信号strobeo成为非有效(“L”)而停止。
接收部20的边沿检出器21检出选通脉冲信号strobei的停止时，在之后的接收时钟脉冲信号clk2的上升沿的定时，确定信号valid成为“H”电平后被输出。从而，由于寄存器23变成可工作，在下一接收时钟脉冲信号clk2的上升沿的定时，寄存器22供给的数据reg2被该寄存器23取得。同时，确定信号valid返回到“L”电平。由此，寄存器23输出的接收数据reg3成为“D1”。
图4(b)表示发送时钟脉冲信号clk1的周期比接收时钟脉冲信号clk2长时的动作。这时的动作与上述图4(a)相同，接收部20侧的寄存器22取得了确定的传送数据datai后，输出确定信号valid，寄存器22取得的数据reg2按照接收时钟脉冲信号clk2的定时被作为寄存器23取得的接收数据reg3输出。
如上所述，本实施例1的数据传送电路，将发送部10输出的选通脉冲信号strobeo的脉宽加大，接收部20中设置成在接收到的选通脉冲信号strobei停止后的接收时钟脉冲信号clk2的定时，取得接收的传送数据datai，从而具有即使发送侧和接收侧的时钟脉冲信号的周期不同、也能可靠传送数据的优点。
再有，针对发送部10的选通脉冲生成计数器11的设定值value可以不是固定值，而由微型计算机等的控制装置加以控制。从而，能够按照时钟脉冲信号的频率确保最佳效率。例如，设发送时钟脉冲信号clk1为总线时钟脉冲、接收时钟脉冲信号clk2为USB用的12MHz。这种情况下，发送时钟脉冲信号clk1为通常的工作频率60MHz时，需要将设定值value设为5，但是在低耗电模式的6MHz时以设为1为好，以消除无谓地延迟数据传送的情况。
实施例2图5是表示本发明的实施例2的数据传送电路的结构图。
该数据传送电路设置了结构不同的接收部20A，取代图1中的接收部20。图5中，对于与图1中的要素相同的要素用共用的符号标示。
接收部20A设有与图1相同的边沿检出器21，从该边沿检出器21输出的确定信号valid被供给门电路24。门电路24例如由“与”门电路构成，确定信号valid被输出时(“H”电平时)，将接收时钟脉冲信号clk2作为接收定时信号输出到寄存器22的时钟脉冲端子。寄存器22的输入端子D上被输入从传送线路4接收的传送数据datai，从该寄存器22的输出端子输出接收数据reg2。
图6是表示图5的数据传送电路的动作的信号波形图。
该数据传送电路的动作，只在确定信号valid为“H”的期间，传送数据datai被取到寄存器22中进行接收数据reg2的更新。其余的动作与图1中的相同。
如上所述，该实施例2的数据传送电路设有门电路24，将传送数据datai取到寄存器22中的动作限定于确定信号valid为“H”电平的期间。由此，接收数据reg2不会发生不需要的数据转换，因此除了实施例1的优点以外还具有这样的优点不会接收不稳定的数据，而且可抑制因不需要的时钟脉冲动作导致的耗电增加。
实施例3图7是表示本发明的实施例3的数据传送电路的结构图。
该数据传送电路并行地传送n位的数据，因此，在发送侧设有与各数据位对应的发送部30i(i＝1～n)和各数据位共用的取得指示装置(例如选通脉冲生成器33)，在接收侧设有对应于各数据位的接收部40i和各数据位共用的确定信号生成装置(例如确定信号生成器43)。
各发送部30i设有在写入控制信号we为有效时，将发送数据in[i]在发送时钟脉冲信号clk1的定时取出并加以保持、输出的并行发送装置(例如寄存器31i)；以及将从该寄存器31i输出的传送数据datao[i]和从接收侧传送来的应答信号reg2[i]按每位进行比较的送达确认装置(例如翻转检出器32i)。
翻转检出器32i由触发器等构成，它除了存有当前的传送数据datao[i]并按照下一发送时钟脉冲信号clk1的定时将寄存器31i输出的传送数据datao[i]变化后的翻转信号togl[i]设为“H”电平后输出的功能以外，还具有在从对应的接收部40i传送的应答信号reg2[i]与传送数据datao[i]成为一致后，将翻转信号togl[i]的输出停止(设为“L”)的功能。
选通脉冲生成器33监视从各发送部30i的翻转检出器32i输出的翻转信号togl[i]，即使1位也输出翻转信号togl[i]，然后在下一发送时钟脉冲信号clk1的定时生成并输出选通脉冲信号strobeo。选通脉冲生成器33，在接收侧的确定信号生成器43提供了应答信号strobe-hi时，停止已输出的选通脉冲信号strobeo。
各接收部40i由并行接收装置(例如寄存器41i)和输出装置(例如寄存器42i)构成，前者在接收时钟脉冲信号clk2的定时取得经由传送线路从寄存器31i传送来的传送数据datai[i]并加以保持、输出，后者在接收时钟脉冲信号clk2的定时取得从该寄存器41i输出的数据reg2[i]并加以保持、输出。从寄存器4li输出的数据reg2[i]被输入到寄存器42i，同时作为应答信号reg2[i]传送给翻转检出器32i。另外，从寄存器42i输出接收数据reg3[i]。
确定信号生成器43在经由传送线路从选通脉冲生产部33传送来的选通脉冲信号strobei成了“H”电平时，输出应答信号strobe-hi。并且，确定信号生成器43在选通脉冲信号strobei成为“L”电平时停止应答信号strobe-hi的输出，同时在下一接收时钟脉冲信号clk2的上升沿的定时输出具有该接收时钟脉冲信号clk2的一个周期的脉宽的确定信号valid。
图8时表示图7的传送线路的动作的信号波形图。
图8就2位的传送数据的延迟时间不同时的情况进行说明。
首先，在发送部30中，写入控制信号we成为“H”后发送时钟脉冲信号clk1一旦上升，发送数据in[1]、in[2]就由寄存器311、312取得，传送数据datao[1]、datao[2]被更新并传送到接收侧。与此同时，翻转检出器321、322中传送数据datao的变化被检出，并输出翻转信号togl[1]、togl[2]。
在下一发送时钟脉冲信号clk1的上升沿，选通脉冲生成器33生成选通脉冲信号strobeo并传送到接收侧。
另一方面，在接收侧，每到接收时钟脉冲信号clk2的上升沿的定时，传送线路上的信号分别被取到寄存器411、412。此时，由于传送数据datai[1]、datai[2]的传送线路上的延迟时间不同，寄存器411、412输出的数据reg2[1]、reg2[2]的更新定时也不同。接收的数据reg2[1]、reg2[2]分别被输入到寄存器421、422，同时作为应答信号reg2[1]、reg2[2]传送到翻转检出器321、322。
另外，经传送线路传送来的选通脉冲信号strobei一旦供给确定信号生成器43，在接收时钟脉冲信号clk2的上升沿的定时就从该确定信号生成器43向选通脉冲生产部33输出应答信号strobe-hi。
延迟时间长的应答信号reg2[2]一旦到达翻转检出器322，提供给翻转检出器33的翻转信号togl[1]、togl[2]全部被停止。因此，选通脉冲生成器33的选通脉冲信号strobeo也停止。而且，提供给确定信号输出部43的选通脉冲信号strobei一旦停止，从该确定信号输出部43输出的应答信号strobe-hi就被停止，同时输出具有接收时钟脉冲信号clk2的一个周期的脉宽的确定信号valid。
确定信号valid被供给寄存器421、422的使能端子E，因此从寄存器411、412输出的数据reg2[1]、reg2[2]在下一接收时钟脉冲信号clk2的定时由其寄存器421、422保持，并作为接收数据reg3输出。
如上所述，本实施例3中设有按发送数据in[i]的每1位确认与从接收侧反馈的应答信号reg2[i]相一致的翻转检出器32i；直到全部位的传送被确认为止输出选通脉冲信号strobeo的选通脉冲生成器33；以及接收的选通脉冲信号strobei停止时向寄存器42i是输出确定信号valid的确定信号生成器43。通过这样的信号交换机构，具有可不受时钟脉冲信号的频率的不同或传送数据的延迟时间的偏差的影响可靠地传送数据的优点。特别是，具有这样的优点即使在因制造工序中的一些细微缺陷(例如通孔电阻值(through hole resistance)异常的影响)而增加了传送线路的延迟时间的情况下，也能进行可靠的数据传送，抑制合格率的下降。
再有，用于信号交换的结构和方法，不受本实施例3中的说明的限制。例如，也可以这样构成在发送侧确认了与传送数据的全部位对应的来自接收侧的返回数据而检出接收完成时，指示将选通脉冲信号传送到接收侧并取得接收数据。
权利要求
1.一种在发送侧和接收侧之间用频率不同的时钟脉冲信号进行数据传送的数据传送电路，其特征在于在发送侧设有，第一寄存器，在写入许可信号已被供给时，按照发送时钟脉冲信号的定时取得发送数据后输出给传送线路，以及选通脉冲生成部，在所述写入许可信号已被供给时，开始选通脉冲信号的发送和所述发送时钟脉冲信号的计数，并在该发送时钟脉冲信号的计数值达到设定值时停止该选通脉冲信号的发送；在接收侧设有，第二寄存器，按照接收时钟脉冲信号的定时取得所述传送线路上的数据并加以保持，边沿检出部，在接收所述选通脉冲信号并检测出该选通脉冲信号的停止时，输出具有所述接收时钟脉冲信号的一个周期的脉宽的确定信号，以及第三寄存器，在所述确定信号已被供给时，按照所述接收时钟脉冲信号的定时取得所述第二寄存器保持的数据后作为接收数据加以输出。
2.一种在发送侧和接收侧之间用频率不同的时钟脉冲信号进行数据传送的数据传送电路，其特征在于在发送侧设有，第一寄存器，在写入许可信号已被供给时，按照发送时钟脉冲信号的定时取得发送数据后输出给传送线路，以及选通脉冲生成部，在所述写入许可信号已被供给时，开始选通脉冲信号的发送和所述发送时钟脉冲信号的计数，并在该发送时钟脉冲信号的计数值达到设定值时停止该选通脉冲信号的发送；在接收侧设有，边沿检出部，在接收所述选通脉冲信号并检测出该选通脉冲信号的停止时，输出具有所述接收时钟脉冲信号的一个周期的脉宽的确定信号，门电路，在所述确定信号已被供给时，将所述接收时钟脉冲信号作为接收定时信号加以输出，以及第二寄存器，按照所述接收定时信号取得所述传送线路上的数据后作为接收数据输出。
3.如权利要求1或2所述的数据传送电路，其特征在于所述设定值可任意设定。
4.一种在发送侧和接收侧之间用频率不同的时钟脉冲信号并行地传送多位的数据的数据传送电路，其特征在于在发送侧设有，并行发送装置，在写入许可信号已被供给时，按照发送时钟脉冲信号的定时取得多位的发送数据后并行发送到传送线路，送达确认装置，每一位地比较从所述并行发送装置并行发送来的信号与从接收侧传送来的多位的第一应答信号，在全部的位均成为一致时输出送达信号，以及获取指示装置，在所述送达信号已被供给时开始发送获取指示信号，在接收了第二应答信号时停止发送该获取指示信号；在接收侧设有，并行接收装置，按照接收时钟脉冲信号的定时并行取得所述传送线路上的数据并加以保持，同时将该保持的数据作为所述第一应答信号传送到发送侧，确定信号生成装置，在接收了所述获取指示信号时，输出具有所述接收时钟脉冲信号的一个周期的脉宽的确定信号，同时发送所述第二应答信号，以及输出装置，在所述确定信号已被供给时，按照所述接收时钟脉冲信号的定时并行地获取所述并行接收装置保持的数据并作为接收数据加以输出。
全文摘要
一种能够在使用周期不同的时钟脉冲信号的电路之间可靠传送数据的数据传送电路，发送部(10)按发送时钟脉冲信号(clk1)将发送数据(in)取到寄存器(12)并输出到传送线路(4)，同时选通脉冲生成计数器(11)开始发送时钟脉冲信号(clk1)的计数。计数值达到设定值(value)时选通脉冲信号(strobeo)被输出。接收部(20)按接收时钟脉冲信号(clk2)将传送数据(datai)取到寄存器(22)。边沿检出部(21)一检出选通脉冲信号(strobei)，就生成具有接收时钟脉冲信号一个周期宽度的确定信号(valid)。寄存器(23)在被供给了确定信号(valid)时按接收时钟脉冲信号(clk2)取得寄存器(22)输出的数据(reg2)，作为接收数据(reg3)输出。
文档编号G06F13/42GK1677377SQ200410102050
公开日2005年10月5日 申请日期2004年12月15日 优先权日2004年4月1日
发明者冈田敦彦 申请人:冲电气工业株式会社