专利名称：控制电子电路中的功耗峰值的制作方法
技术领域：
本发明涉及一种用于处理数据元项的电子电路，以及一种用于处理数据元项的方法。
背景技术：
使并行量最大化是用于提高电子电路性能的常规技术。电子电路对在存储元件中所存储的数据执行逻辑运算并且生成数据，所述数据被输出到外界或存储在相同或不同的存储元件中。通过把数据并行地存储到几个存储元件中，在不存在数据依赖关系的约束下，也可以并行开始处理这些输入值。
当数据被并行存储在多个存储元件中时，这种电子电路表现出功耗峰值，并且并行激活的存储元件越多，功耗峰值越高。不仅激活存储元件会导致表现出功耗峰值，而且分送用于激活所述存储元件的信号以及改变输出数据值的所引发的影响也会导致表现出功耗峰值。功耗中的这些峰值在某些应用中可能是不可接受的。例如，在混合信号电路的情况下，其中模拟或无线电频率元件被集成在电子电路附近，必须控制电源的反弹(bounce)。在应用于智能卡中的电子电路的情况下，功耗峰值也必须是可控制的，特别是在无接触操作期间，以便控制电磁发射的级别。
本发明的目的是控制电子电路中的功耗峰值。
利用一种电子电路来实现此目的，所述电子电路包括被配置成存储数据元项的多个存储元件，和被配置成处理在所述多个存储元件中所存储的数据元项的多个处理元件。所述多个存储元件中的存储元件还被配置成在第一组时间点中的各自时间点上加载它们的数据元项，并且其中所述时间点相互不同以便满足功耗峰值的最大允许值。通过使各自存储元件的这些时间点不同，来顺序地激活这些存储元件。因此也顺序地激活用于处理数据元项的相应逻辑电路。通过改变时间点中的差异以致不会超过功耗中的最大允许峰值，来控制电子电路中的功耗峰值。此外，为了控制功耗峰值，不必降低电源的电压。本发明可以应用于同步电子电路以及异步电子电路。功耗峰值中的最大允许值尤其取决于电子电路的类型及所述电路的应用。
在Ashok Vittal等人的论文“Clock Skew Optimization for GroundBounce Control”中描述了一种用于处理数据元项的同步电子电路，Proc.International Conf.Computer-Aided Design(ICCAD)，第395-399页，1996年。Vittal等人描述了一种用于在同步电路中降低地弹量的方法。给定目标时钟频率，使地弹量最小化，即尽可能多地降低较高的电流峰值。这在可行的情况下，是基于把同步时钟子划分为多个具有相对偏斜的子时钟的。这把计算分布在了大部分时钟周期上而不是让计算主要出现在开始时。他们的方法能够分送在可能的地方被偏斜了的单个时钟，以便使电路活动显得更加异步，因而降低了功耗峰值，但是都在仍然必须满足的时间约束内。他们的论文没有公开对于最大的功耗峰值(即地弹)怎样实现指定的目标，继而在此条件下使电路的性能最大化。
US 6,262,612描述了用于处理在存储元件中所存储数据的数字电路。使用共用的时钟信号来为存储元件定时同步，并且对于不同的存储元件利用不同的值来延迟所述时钟信号。结果，电流峰值被降低了。然而，它并没有公开对于最大的功耗峰值来说怎样实现指定的目标。
US 6,363,007公开了用于写入磁阻存储装置使得有助于在写入期间降低峰值电流的方法。磁阻存储装置具有多个磁阻位，所述多个磁阻位被组织成多个字。由共用的字线来选择字中的所有磁阻位，并且特定字中的每个磁阻位由不同的数字线来选择。为了写入这种存储器，首先激活所选择的字线之一来选择所想要字中的所有磁阻位。此后，顺序地激活对应于在所想要的字中所选择的磁阻位的数字线。因为数字线是顺序地激活而不是并行地激活的，所以降低了在写入操作期间所遭受的峰值电流。使用此方法，可以把一组位顺序地写入到磁阻存储器。然而，此文献并没有公开用于顺序地激活基于电路的存储元件的方法，所述存储元件诸如触发器或锁存器。它也没有公开把具有任意数目位的数据块顺序地存储在存储器中。最后，在所述文献中并没有论述对存储器或电子电路的应用来说功耗峰值不可控制的问题。
本发明的实施例其特征在于，所述电子电路还包括时钟发生器，被配置成产生周期性的时钟信号，和延迟元件，被配置成通过向源时钟信号添加各自的延迟来为各自的一个存储元件产生第一组的时间点，其中所述各自的延迟相互不同，并且其中所述时钟发生器的频率低到足以在处理数据元项期间确保数据的完整性。通常，同步电子电路能够通过优化电路的定时行为来获得高性能。然而，通过把数据元项并行存储在存储元件中，所产生的功耗峰值对于特定应用来说可能太高。通过向时钟信号施加适当的延迟，可以控制功耗峰值。使时钟频率保持低到足以在电子电路操作期间确保数据的完整性。然而，与性能损失相比，把功耗峰值降低到最大允许值以下更为重要。
本发明的实施例其特征在于，所述电子电路还包括定时电路，被配置成在第一操作模式中确定第一组时间点，其中所述定时电路还被配置成在第二操作模式中确定第二组时间点，在第二组时间点，多个存储元件中各自的存储元件加载它们的数据元项，其中第二组时间点中各自的时间点基本上是完全相同的，并且其中所述定时电路还被配置成根据控制信号来选择操作模式。使用控制信号，可以并行或顺序地激活存储元件，这样就得能够充分地利用在控制功耗峰值和最大化电子电路性能之间的权衡。
本发明的实施例其特征在于所述定时电路包括第一时钟发生器，被配置成产生周期性的时钟信号，所述周期性的时钟信号均用于确定第一组时间点中各自的时间点，并且其中所述定时电路还包括第二时钟发生器，被配置成产生周期性的时钟信号，所述周期性的时钟信号均用于确定第二组时间点中各自的时间点。使用两个不同的时钟是用于在同步电路中产生两组时间点的相对简单的方式。可以与第一时钟发生器的频率相比较来降低第二时钟发生器的频率，使得在电子电路操作期间确保数据的完整性。
本发明的实施例其特征在于，所述电子电路还包括延迟元件，被配置成通过向源时钟信号添加各自的延迟来为各自的一个存储元件产生第一组的时间点，其中各自的延迟是相互不同的。延迟时钟信号是用于在同步电路中产生不同时间点的相对简单的方式。
本发明的实施例其特征在于所述定时电路包括时钟发生器，被配置成产生周期性的时钟信号，所述周期性的时钟信号均用于根据控制信号来确定第一组时间点或第二组时间点中各自的时间点。此实施例的优点在于只要求一个时钟发生器，来产生第一组或第二组时间点。
本发明的实施例其特征在于，所述电子电路是自定时电路，还包括信号交换(handshake)信道，被配置成在所述多个存储元件中的存储元件和所述多个处理元件中的处理元件之间通信；和延迟元件，被配置成通过向请求信号添加各自的延迟来为各自的一个存储元件产生第一组的时间点以便加载数据元项，其中所述延迟是相互不同的。延迟请求信号是用于为存储元件实现相互不同的时间点的相对简单的方式。自定时电路的优点在于使用信号交换来交换数据以便表明数据的有效性和接受，通常这与同步电子电路相比较产生较低功耗。
本发明的实施例其特征在于，所述电子电路是自定时电路，还包括信号交换信道，被配置成在所述多个存储元件中的存储元件和所述多个处理元件中的处理元件之间通信；和第一信号交换组件，被配置成在第一操作模式中接收请求信号以用于加载数据元项，并且响应于此来为所述多个存储元件中各自的一个存储元件产生请求信号，以用于在第一组时间点中各自的时间点加载数据元项。此实施例的优点在于单个信号交换组件能够顺序地激活几个存储元件。
本发明的实施例其特征在于，所述电子电路还包括第二信号交换组件，被配置成在第二操作模式中接收请求信号以便加载数据元项，并且响应于此为所述多个存储元件中各自的一个存储元件产生请求信号以用于加载数据元项，其中所述请求信号在基本上完全相同的时间点产生，并且其中所述电子电路还被配置成根据控制信号来选择操作模式。使用控制信号，可以并行或顺序地激活存储元件，这样就能够充分地利用在降低功耗峰值和提高自定时电子电路性能之间的权衡。
依照本发明，一种用于处理数据元项的方法包括在第一操作模式中确定第一组时间点以便把数据元项存储在多个存储元件中各自的存储元件中，并且都通过对各自的数据元项执行各自的逻辑运算来产生输出数据元项，其中各自的存储元件加载它们数据元项时的第一组时间点中的时间点相互不同以便满足功耗峰值的最大允许值。通过顺序地激活存储元件来控制功耗峰值。在性能上可能发生的损失是可接受的，并且与之相比，把功耗峰值降低在最大允许值更为重要。
本发明实施例其特征在于，所述方法还包括在第二操作模式中确定第二组时间点，以便把数据元项存储在多个存储元件中各自的存储元件中，其中各自的存储元件加载它们数据元项时的第二组时间点中的时间点基本上是完全相同的，并且根据控制信号来选择操作模式。此实施例的优点在于它能够充分地利用在控制功耗峰值和最大化电子电路性能之间的权衡。
图1示出了依照本发明的同步电子电路。
图2示出了依照本发明进一步的同步电子电路。
图3示出了依照本发明的候选进一步的同步电子电路。
图4示出了被耦合到控制器电路的存储元件。
图5示出了依照本发明的自定时电子电路。
图6示出了依照本发明进一步的自定时电子电路。
图7示出了依照本发明的候选进一步的自定时电子电路。
图8示出了用于顺序激活两个信号交换信道的信号交换组件的实施例。
图9示出了用于并行激活两个信号交换信道的信号交换组件的实施例。
具体实施例方式
图1示出了依照本发明的电子电路，包括存储元件101、103和105以及延迟元件107和109。电子电路还包括处理元件(未在图1中示出)，用于处理在存储元件101-105中所存储的数据元项，以及时钟(也未在图1中示出)，用于产生周期性的时钟信号111。所述电子电路还可以包括另外的存储元件或处理元件，尤其取决于对所述电子电路的应用。在操作中，所述电子电路对施加到所述电子电路的输入(未在图1中示出)的输入数据执行逻辑运算，并且生成输出数据。尤其可以使用例如与非门、或非门、反相器(未在图1中示出)来实现任何种类的逻辑运算。在操作中，所述时钟生成周期性的时钟信号111，用于为每个各自的存储元件101-105产生时间点，即用于激活每个存储元件101-105以便存储数据元项。存储元件101-105可以是锁存器，即用于当时钟信号具有第一值时把数据元项从它们的输入传递到它们的输出并且当所述时钟信号具有第二值时保持输出数据的已知电路。作为选择，可以应用诸如触发器之类的不同电路，所述电路在时钟脉冲边缘加载数据。当出现时钟信号111时，存储元件101存储数据元项并且将其提供给处理元件，如箭头所表示。延迟元件107延迟时钟信号111以致存储元件103比存储元件101在更迟的时刻接收所述时钟信号111。当出现所延迟的时钟信号111时，存储元件103存储数据元项并且将其提供给处理元件。延迟元件109进一步延迟时钟信号111以致存储元件105比存储元件103在更迟的时刻接收所述时钟信号111。当出现进一步延迟的时钟信号111时，存储元件105存储数据元项并且将其提供给处理元件。由延迟元件107和109所引入的延迟值是完全相同的，但是在候选实施例中所述延迟值是不同的。延迟元件107和109例如可以包括一个反相器系列，所述反相器系列用于延迟时钟信号。所述时钟的频率低到足以考虑被添加到时钟信号111的各自延迟，并且在数据处理期间确保数据的完整性。例如如果来自对应于存储元件105的处理元件的输出数据被用作用于对应于存储元件101的处理元件的输入数据，那么对应于存储元件105的处理元件应当在由存储元件101接收下一时钟信号之前的给定时钟周期完成其处理。通过向时钟信号111施加由延迟元件107和109所实现的适当延迟，电子电路的功耗中的峰值可以得到控制并维持在最大允许值以下。给定这些约束条件，所述时钟的频率刚好低到足以考虑各自的延迟，但是同时使电子电路的性能最大化。
图2示出了依照本发明的电子电路，包括存储元件201、203和205，延迟元件207和209以及多路复用器211、213和215。所述电子电路还包括处理元件(未在图2中示出)，用于处理在存储元件201-205中所存储的数据元项，以及两个时钟(也未在图2中示出)，用于产生周期性的时钟信号217和219。所述电子电路还可以包括另外的存储元件或处理元件，尤其取决于对所述电子电路的应用。在操作中，所述电子电路对施加到所述电子电路的输入(未在图2中示出)的输入数据执行逻辑运算，并且生成输出数据。在操作中，第一时钟生成第一周期性的时钟信号219，用来为各自的存储元件201-205产生用于加载数据元项的第一组时间点，并且第二时钟生成第二周期性的时钟信号217，用来为对各自的存储元件201-205产生用于加载数据元项的第二组时间点。控制信号CS被施加到多路复用器211-215，使得如果在此实施例中控制信号CS等于零，那么选择时钟信号219，或者如果在此实施例中所述控制信号CS等于一，那么选择时钟信号217。存储元件201-205可以是锁存器，或者作为选择可以应用诸如触发器之类的不同电路。如果控制信号CS等于零，那么由存储元件201-205经由多路复用器211-215选择时钟信号219。当出现时钟信号219时，存储元件201存储数据元项并且将其提供给处理元件，如箭头所表示。延迟元件207延迟时钟信号219以致存储元件203比存储元件201在更迟的时刻接收所述时钟信号219。当出现所延迟的时钟信号219时，存储元件203存储数据元项并且将其提供给处理元件。延迟元件209进一步延迟时钟信号219以致存储元件205比存储元件203在更迟的时刻接收所述时钟信号219。当出现进一步延迟的时钟信号219时，存储元件205存储数据元项并且将其提供给处理元件。如果控制信号CS等于一，那么由存储元件201-205经由多路复用器211-215选择时钟信号217。当出现时钟信号217时，存储元件201-205同时接收此信号，存储它们各自的数据元项并且把它们并行提供给各自的处理元件。第一时钟的频率低于第二时钟的频率，使得在电子电路操作期间确保数据的完整性。在候选实施例中，第一时钟的频率等于第二时钟的频率，而仍然在电子电路操作期间确保数据的完整性。根据控制信号CS，存储元件可以被并行激活，使电子电路的性能最大化，或者所述存储元件可以被顺序地激活，以便把功耗峰值维持在最大允许值以下。结果，在最大化性能和控制功耗峰值之间的权衡就能够被得到充分的利用。在这些约束条件下，第一时钟发生器的频率刚好低到足以考虑各自的延迟，同时使所述电子电路的性能最大化。
参照图1和图2，在设计电子电路期间确定由延迟元件107、109、207和209所实现的延迟。给定要由电子电路所实现的应用范围，可以计算用于满足在功耗峰值中的最大允许值所要求的延迟，并且由延迟元件来实现。也可以在设计期间确定用于产生时钟信号111和219的时钟的频率，并且由所述时钟来实现。作为选择，所述电子电路可以包括专用电路，所述专用电路测量功耗中的峰值并且把这些值与预定的最大允许值相比较。响应于此比较的结果，所述专用电路确定为满足功耗峰值的最大允许值所要求的延迟元件的延迟，以及用于产生时钟信号111和219的时钟的频率，并且分别控制所述延迟元件和时钟来实现这些值。
图3示出了依照本发明的电子电路，包括存储元件301、303和305，与门307、309和311，或门313、315和317以及触发器319、321和323。所述电子电路还包括处理元件(未在图3中示出)，用于处理在存储元件301-305中所存储的数据元项，和时钟(也未在图3中示出)，用于产生周期性的时钟信号325。所述电子电路还可以包括另外的存储元件或处理元件，尤其取决于对所述电子电路的应用。在操作中，所述电子电路对施加到电子电路的输入(未在图3中示出)的输入数据执行逻辑运算，并且生成输出数据。在操作中，所述时钟生成周期性的时钟信号325，所述时钟信号325被施加到与门307-311和触发器319-323，以便为各自的存储元件301-305产生一组时间点。控制信号CS被施加到或门313-317。如果控制信号CS等于一，那么或门313-317独立于在触发器319-323中所存储的值而输出等于一的值，并且时钟信号325被同时分送给所有的存储元件301-305。当出现时钟信号325时，存储元件301-305接收此信号，存储它们各自的数据元项并且把它们并行提供给各自的处理元件，如箭头所表示。如果控制信号CS等于零，那么对时钟信号的分送就处在触发器319-323的控制之下。最初，触发器319存储等于一的位值，并且触发器321-323存储等于零的值。或者门313输出等于一的值，而或门315和317输出等于零的值。当出现时钟信号325时，只向存储元件301分送所述时钟信号，并且存储元件301存储数据元项并且把它提供给处理元件，如箭头所表示。当出现时钟信号325时，触发器319-323把所存储的位值提供给它们的后继，其中触发器319接收在触发器323中所存储的位值。结果，在下一时钟周期中，触发器321存储等于一的位值，并且触发器319和323存储等于零的值。当出现下一时钟信号325时，存储元件303存储数据元项并且将其提供给处理元件，并且等于一的位值被存储在触发器323中。当出现另一时钟周期325时，存储元件305存储数据元项并且将其提供给处理元件，并且等于一的位值被再次存储在触发器319中。使用单个时钟，在最大化性能和控制功耗峰值之间的权衡能够被得到充分的利用。例如，在控制功耗峰值期间，为了确保数据的完整性，原则上不必降低时钟的频率，因为在处理元件的输出数据被时钟同步进入到存储元件中之前它总是要有至少一个完整时钟周期来完成其操作。可以在设计电子电路期间确定用于控制功耗峰值所要求的时钟频率。
图4示出了被耦合到控制器电路402的存储元件401。所述控制器电路402包括反相器403和405。存储元件401是正沿触发的触发器。所述控制器电路402被耦合到由请求信号R和确认信号A所形成的信号交换信道。所述信号交换信道是基于四相信号交换协议的。在操作中，请求信号R升高，并且反相器403接收此请求信号以用于把数据元项存储在存储元件401中。请求信号R被反相器403反相，并且等于零的信号被存储元件401的时钟输入接收。反相器405使所迷信号反相并且由反相器405产生等于一的确认信号A。请求信号R降低，被反相器403反相，并且等于一的信号被存储元件401的时钟输入接收。在此信号的上升沿，把数据元项存储在存储元件401中。所迷信号被反相器405反相，并且产生等于零的确认信号A。由所述确认信号A的下降沿来确认把数据元项存储在存储元件401中。
图5示出了依照本发明的自定时电子电路，包括存储元件501、503和505以及控制器电路507。所述控制器电路507包括延迟元件509和511以及反相器513和515。所述控制器电路507被耦合到由请求信号R和确认信号A所形成的信号交换信道。所述电子电路还包括处理元件(未在图5中示出)，用于处理在存储元件501-505中所存储的数据元项。所述电子电路还可以包括另外的存储元件或处理元件，尤其取决于对所述电子电路的应用。在操作中，所述电子电路对施加到所述电子电路的输入(未在图5中示出)的输入数据执行逻辑运算，并且生成输出数据。信号交换信道是基于四相信号交换协议的。由反相器513所产生的信号被延迟元件509延迟，以致存储元件503比存储元件501在更迟的时刻接收所述信号。所述信号被延迟元件511进一步延迟，以致存储元件505比存储元件503在更迟的时刻接收所述信号。在操作中，反相器513接收请求信号R以用于把数据元项存储在存储元件501-505中。存储元件501首先在请求信号的上升沿存储数据元项并且把此数据元项提供给处理元件，接下来存储元件503在所延迟的请求信号的上升沿存储数据元项并且把此数据元项提供给处理元件，并且接下来存储元件505在进一步延迟的请求信号的上升沿时存储数据元项并且把此数据元项提供给处理元件。所述信号被反相器515反相，并且产生等于零的确认信号A。通过此确认信号A的下降沿来确认把数据元项存储在存储元件501-505中。通过选择由延迟元件509和511所实现的适当延迟，可以控制电子电路的功耗中的峰值并将其维持在最大允许值以下，但是在给定此约束的情况下同时使电路性能最大化。可以在设计电子电路期间确定由延迟元件509-511所实现的延迟。作为选择，所述电子电路可以包括专用电路，所述专用电路测量功耗中的峰值并且把这些值与预定的最大允许值相比较。响应于此比较的结果来确定延迟，如图1和2的实施例中所描述。
图6示出了依照本发明的自定时电子电路，包括存储元件601、603和605以及信号交换组件SEQ。信号交换组件SEQ被耦合到信号交换信道607，并且存储元件601-605分别经由信号交换信道609-613被耦合到信号交换组件SEQ。存储元件601-605从在图4中所示出的实现方式中抽象出来，并且可以包含锁存器或触发器。在此图中的空圈指的是信号交换信道的被动方，对应于确认信号，而实圈指的是信号交换信道的主动方，对应于请求信号。所述电子电路还包括处理元件(未在图6中示出)，用于处理在存储元件601-605中所存储的数据元项。在操作中，经由信号交换信道607的被动端口来激活信号交换组件SEQ。响应于所述激活，信号交换组件SEQ沿着信号交换信道609执行信号交换通信以便把数据元项存储在存储元件601中，接下来沿着信号交换信道611执行信号交换通信以便把数据元项存储在存储元件603中，并且接下来沿着信号交换信道613执行信号交换通信以便把数据元项存储在存储元件605中。对本领域技术人员来说显而易见的是，可以使用不同的信号交换协议(例如二相或四相)以及使用不同的数据编码(例如单轨或双轨)来经由信号交换信道607-613通信，如J.Sparse和S.Furber于2001年12月在异步电路设计原理中的“ASystems Perspective”(Kluwer Academic Publishers，Boston)所描述的。
图7示出了依照本发明的自定时电子电路，包括数据存储元件701、703和705、信号交换组件CASE、信号交换组件SEQ、信号交换组件PAR以及信号交换组件MIX1、MIX2和MIX3。信号交换组件CASE被耦合到信号交换信道707。信号交换组件PAR和SEQ分别经由信号交换信道709和711被耦合到信号交换组件CASE。信号交换组件MIX1-MIX3分别经由信号交换信道713-717被耦合到信号交换组件PAR，并且分别经由信号交换信道719-723被耦合到信号交换组件SEQ。存储元件701-705分别经由信号交换信道725-729被耦合到相应的信号交换组件MIX1-MIX3。在此图中的空圈指的是信号交换信道的被动方，而实圈指的是信号交换信道的主动方。存储元件701-705从在图4中所示出的实现方式中抽象出来，并且可以包含锁存器或触发器。信号交换组件MIX1-MIX3的功能在于合并输入的信号交换。所述电子电路还包括处理元件(未在图7中示出)，用于处理在存储元件701-705中所存储的数据元项。在操作中，经由信号交换信道707的被动端口来激活信号交换组件CASE。根据控制信号CS，经由信号交换信道709或经由信号交换信道711执行信号交换通信。如果控制信号CS等于零，那么经由信号交换信道709执行信号交换通信，并且激活信号交换组件PAR。响应于所述激活，信号交换组件PAR分别经由信号交换信道713-717、信号交换组件MIX1-MIX3和信号交换信道725-729同时执行三个信号交换通信，以便把数据元项并行存储在存储元件701-705中。如果控制信号CS等于一，那么经由信号交换信道711执行信号交换通信，并且激活信号交换组件SEQ。响应于所述激活，信号交换组件SEQ经由信号交换信道719执行信号交换通信。信号交换组件MIX1被激活并且经由信号交换信道725执行信号交换通信，于是把数据元项存储在存储元件701中。接下来，分别经由信号交换信道721和727执行信号交换通信，于是把数据元项存储在存储元件703中。接下来，分别经由信号交换信道723和729执行信号交换通信，于是把数据元项存储在存储元件705中。通过选择合适的控制信号CS的值，可以并行或在不同的时间点把数据元项存储在存储元件701-705中。此实施例能够让自定时电路使用控制信号CS来充分地利用在最大化性能和控制功耗峰值之间的权衡。如本领域技术人员所知，可以使用不同的信号交换协议来经由信号交换信道707-729通信。
参照图6和7，在设计电子电路期间确定由信号交换组件SEQ在两个连续的信号交换通信之间所实现的延迟。作为选择，所述电子电路可以包括专用电路，所述专用电路测量功耗中的峰值并且把这些值与预定的最大允许值相比较。响应于此比较的结果，确定所述延迟并且由信号交换组件SEQ来实现。
再次参照图6和7，在候选实施例中，可以通过偏斜在存储元件内的本地时钟信号，例如通过使用如图5所示的延迟元件，来在时间上进一步展开峰值电流。
图8示出了用于顺序激活两个信号交换信道的信号交换组件的实施例。结合四相协议，使用两个独立连接来分别用于请求和确认。信号交换组件包括三个端口被动端口A，经由所述端口激活信号交换组件，和主动端口B和C，所述主动端口B和C由所述信号交换组件控制。端口A包括用于请求信号Ar的连接和用于确认信号Aa的连接。端口B包括用于请求信号Br的连接和用于确认信号Ba的连接。端口C包括用于请求信号Cr的连接和用于确认信号Ca的连接。所述连接被耦合到C元件801以及两个与门803和805。与门803在其用于从C元件801接收信号的输入端口上具有反相器，并且与门805在其用于接收信号Ba的输入端口上具有反相器。C元件801可以由对称或不对称的C元件来实现。用于信号Ca和信号Aa的连接彼此连接。信号交换组件被组织在C元件801周围。当使用对称的C元件时，其输出当输入Ar和Ba都为高时升高，并且当输入Ar和Ba都为低时降低，并且在其它情况下即当Ar和Ba不同时，保持原有状态。优选地是，使用不对称的C元件，其输出当输入Ar和Ba都为高时升高，并且当输入Ar为低时降低，并且在其它情况下即当Ar为高而Ba为低时，保持原有状态。由下式规定信号交换组件的行为，*([Ar]；Br↑；[Ba]；Br↓；[Ba]；Cr↑；[Ca]；Aa↑；[Ar]；Cr↓；[Ca]；Aa↓)其中↑指的是信号升高，↓指的是信号降低，[]表示“等待着，直到括号内的条件保持为止”，其中所述条件典型情况下取决于所指定的组件的输入，指的是布尔求反，；区分两个连续动作，并且*指的是对完整的信号交换通信的重复，所述符号均采自A.J.Martin的“Compiling communicating processes into delay-insensitive VLSIcircuits”，分布式计算，1(4)，第226-234页，1986年。
在信道A上请求之后，执行对主动端口B的完整的四相信号交换，随后对主动端口C执行完整的四相信号交换。通过使确认信号Aa为低来确认对请求信号Ar的归零。
在图9中示出了用于并行激活两个信号交换信道的信号交换组件的实施例。结合四相协议，使用两个独立连接来分别用于请求和确认。信号交换组件包括三个端口被动端口A，经由所述端口激活信号交换组件，和由所述信号交换组件控制的主动端口B和C。端口A包括用于请求信号Ar的连接和用于确认信号Aa的连接。端口B包括用于请求信号Br的连接和用于确认信号Ba的连接。端口C包括用于请求信号Cr的连接和用于确认信号Ca的连接。用于确认信号Ba和Ca的连接被连接到C元件901的输入端口。用于确认信号Aa的连接被连接到C元件901的输出端口。C元件901是对称的C元件，其输出当输入Ba和Ca都为高时升高，并且当输入Ba和Ca都为低时降低，并且在其它情况下保持原有状态。用于请求信号Ar的连接被耦合到用于请求信号Br和Cr的连接。由下式规定信号交换组件的行为，*([Ar]；Br↑‖Cr↓；[Ba^Ca]；Aa↑；[Ar]；Br↓‖Cr↓；[Ba^Ca]；Aa↓)其中↑指的是信号升高，↓指的是信号降低，[]表示“等待着，直到括号内的条件保持为止”，其中所述条件典型情况下取决于所指定的组件的输入，指的是布尔求反，‖指的是并行执行的两个动作，^指的是逻辑与；区分两个连续动作，并且*指的是对完整的信号交换通信的重复，所述符号均采自A.J.Martin的“Compiling communicatingprocesses into delay-insensitive VLSI circuits”，分布式计算，1(4)，第226-234页，1986年。
在信道A上请求之后，同时激活信道B和C，并且在这两个信道上并行执行完整的四相信号交换。使信道B和C的确认同步。通过使确认信号Aa为低来确认对请求信号Ar的归零。
信号交换组件SEQ和PAR的实施例是分别基于在图8和图9中所示出的信号交换组件的。如本领域技术人员所知，也可以应用信号交换组件PAR和SEQ的候选实施例。例如人们可以改变每个组件的信号交换端口数目，并且使用多信道的信号交换组件SEQ或PAR，如图6和7中所示。另一候选方式是为每个信号交换信道选择信号交换协议。图6和7的实施例示出了四相实现方式，基于用于每个信道的所谓的宽四相信号交换协议。自然地，可以对每个信道选择不同的协议.例如可以使用单线二相协议以及早、宽和晚四相协议。
依照本发明的电子电路的另一实施例是流水线电路，其中逻辑电路被拆分成多个部件并且连续的部件经由存储元件耦合。时钟信号使由所述部件生成的结果在时钟周期结束时被加载到在所述部件末尾的存储元件中。在下一时钟周期期间，每个部件的结果被提供给下一部件。这种流水线电路在时钟边沿周围表现出功耗峰值，以便把数据元项加载到存储元件中，并且随后引出新的结果。在申请人先前的专利申请EP03103399.6(代理人文档号PHNL031096)中，建议了一种流水线电路，其中依照逆流方式来激活部件，即在流水线的输出部件开始并且向流水线的输入部件进展。此定时体系结构把功耗中的峰值降低到由激活单个部件所产生的功耗。从一个流水线电路可以具有寄存器数比其它部件的寄存器数要多得多的部件这一意义上讲，每个存储元件的寄存器数目可以发生变化。如果功耗峰值的最大值仍然过高，那么尽管所有部件都是被顺序地激活的，但是这种部件的存储元件也可以被拆分成顺序激活的两个或多个部分。依照这种方式，可以进一步降低功耗中的峰值，直到它处在也可以接受的值以下。对于时钟同步电路以及自定时电路这两者来说，顺序地激活单个部件的两个或多个部分结合顺序地激活不同的部件都是适用的。
依照本发明的电子电路的进一步实施例包括加法器，例如128位宽的加法器，为所述加法器而锁存操作数和结果这两者。对这种加法器的访问典型情况下可能好像是Latch(Operand1)‖Latch(Operand2)；Latch(Result)在此序列中的最后操作只并行锁存128位，但是操作数被并行锁存时包括双重加载，即256位。如果不能提供此累积的加载，但是可以提供128位的加载，那么可以考虑顺序激活Latch(Operand1)；Latch(Operand2)；Latch(Result)顺序锁存两个操作数的缺点在于基础加法器计算二次，并且原则上可以具有两个完整的进位波动。因而顺序更新操作数在加法器中诱发了功耗峰值。可以通过以下方案来至少部分地防止这种情况发生Latch(Operand1.low)‖Latch(Operand2.low)；Latch(Operand1.high)‖Latch(Operand2.high)；Latch(Result)。
其中Operand_i.low和Operand_i.high分别指的是操作数位的低阶半部分和高阶半部分。如果必要的话，可以通过对两个操作数并行执行三次或更多次锁存以便存储操作数值，来进一步降低功耗中的峰值。结果，可以控制功耗中的峰值，以致它将处在最大允许值以下。在极端情况下，通过循环地应用以上思想，人们可以得出这样的实现方式，其中按位串行激活操作数和结果，并且其中把位之间的偏斜调向两个位之间的进位延迟，以便通过避免在加法器电路中的不必要转变来不仅使电流峰值最小化，而且使总能耗最小化。
依照本发明的电子电路的候选进一步实施例是流水线电路，例如微控制器，其中逐个激活每个存储元件的寄存器。所产生的电子电路的性能可能很低，这一点尤其取决于在激活单个存储元件的两个寄存器之间的延迟以及并行激活的不同存储元件的寄存器数目。使用这种实施例来使电子电路在等待期间保持运行。功耗中的峰值以及整体功耗会极其低。
应该注意到上述实施例是用来说明本发明而不是限制本发明，本领域内的技术人员在不脱离所附权利要求的范围内的情况下可以设计出很多替换的实施例。在权利要求中，不应当将括号内的任何附图标记看作是对权利要求的限制。词“包括”并不排除那些没有记载在权利要求中的元件或步骤的存在。位于元件之前的词“一个”或“一种”并不排除存在多个这样的元件。在产品权利要求所列举的一些装置中，这些装置中的几个可以被具体化为同一个硬件项。纯粹的事实某些措施记载在彼此不同的从属权利要求中并不意味着对这些措施的结合的利用不能够得到优良的效果。
权利要求
1.一种电子电路，包括多个存储元件(101-105)，被配置成存储数据元项，多个处理元件，被配置成处理在所述多个存储元件中所存储的数据元项，其中所述多个存储元件中的存储元件还被配置成在第一组时间点的各自时间点上加载它们的数据元项，并且其中所述时间点相互不同以便满足功耗峰值的最大允许值。
2.如权利要求1所述的电子电路，其中所述电子电路还包括时钟发生器，被配置成产生周期性的时钟信号(111)，延迟元件(107，109)，被配置成通过向源时钟信号添加各自的延迟来为各自的一个存储元件产生第一组的时间点，其中所述各自的延迟是相互不同的，并且其中所述时钟发生器的频率低到足以在处理所述数据元项期间确保数据完整性。
3.如权利要求1所述的电子电路，还包括定时电路，被配置成在第一操作模式中确定第一组时间点，其中所述定时电路还被配置成在第二操作模式中确定第二组时间点，在第二组时间点所述多个存储元件中各自的存储元件加载它们的数据元项，其中所述第二组时间点各自的时间点基本上是完全相同的，并且其中所述定时电路还被配置成根据控制信号(CS)来选择操作模式。
4.如权利要求3所述的电子电路，其中所述定时电路包括第一时钟发生器，被配置成产生周期性的时钟信号(219)，所述周期性的时钟信号(219)均用于确定第一组时间点中各自的时间点，并且其中所述定时电路还包括第二时钟发生器，被配置成产生周期性的时钟信号(217)，所述周期性的时钟信号(217)均用于确定所述第二组时间点中各自的时间点。
5.如权利要求4所述的电子电路，还包括延迟元件(207，209)，被配置成通过向源时钟信号(219)添加各自的延迟来为各自的一个存储元件产生第一组的时间点，其中所述各自的延迟是相互不同的。
6.如权利要求3所述的电子电路，其中所述定时电路包括时钟发生器，被配置成产生周期性的时钟信号(325)，所述周期性的时钟信号(325)均用于根据所述控制信号(CS)来确定所述第一组时间点或所述第二组时间点中各自的时间点。
7.如权利要求1所述的电子电路，其中所述电子电路是自定时电路，还包括信号交换信道(507)，被配置成在所述多个存储元件中的存储元件和所述多个处理元件中的处理元件之间通信，延迟元件(107，109)，被配置成通过向请求信号添加各自的延迟来为各自的一个存储元件产生第一组的时间点以用于加载数据元，其中所述各自的延迟是相互不同的。
8.如权利要求1所述的电子电路，其中所述电子电路是自定时电路，还包括信号交换信道(607-613)，被配置成在所述多个存储元件中的存储元件(601-605)和所述多个处理元件中的处理元件之间通信，第一信号交换组件(SEQ)，被配置成在第一操作模式中接收请求信号以用于加载数据元项，并且响应于此来为所述多个存储元件中各自的一个存储元件产生请求信号以用于在第一组时间点中各自的时间点加载数据元项。
9.如权利要求8所述的电子电路，还包括第二信号交换组件(PAR)，被配置成在第二操作模式中接收请求信号以用于加载数据元项，并且响应于此来为多个存储元件中各自的存储元件(701-705)产生请求信号以用于加载数据元项，其中所述请求信号在基本上完全相同的时间点上产生，并且其中所述电子电路还被配置成根据控制信号(CS)来选择操作模式。
10.一种用于处理数据元项的方法，所述方法包括在第一操作模式中确定第一组时间点，以用于把数据元项存储在多个存储元件中各自的存储元件(101-105)中，通过对各自的数据元项执行各自的逻辑运算来产生输出数据元项，其中各自的存储元件加载它们的数据元项时的所述第一组时间点的时间点相互不同以便满足功耗峰值的最大允许值。
11.如权利要求10所述的用于处理数据元项的方法，还包括在第二操作模式中确定第二组时间点，以用于把数据元项存储在多个存储元件中各自的存储元件中，其中各自的存储元件加载它们的数据元项时的第二组时间点的时间点基本上是完全相同的，根据控制信号来选择操作模式。
全文摘要
提供了一种电子电路，包括被配置成存储数据元项的多个存储元件(101－105)以及多个处理元件。所述多个处理元件处理在存储元件中所存储的数据元项。在操作中，各自的存储元件加载它们的数据元项时的时间点相互不同以便满足功耗峰值的最大允许值。
文档编号G06F1/10GK1879171SQ200480033303
公开日2006年12月13日 申请日期2004年11月3日 优先权日2003年11月12日
发明者A·M·G·彼得斯, D·蒂默曼斯, M·N·O·德克莱克 申请人:皇家飞利浦电子股份有限公司