专利名称：存储元件的制作方法
技术领域：
本发明涉及可切换由串行接口进行的存取和由并行接口进行的存取的存储元件。
背景技术：
在闪速存储器等存储元件中，采用了由简单的4线式串行接口能够进行存取的结构。采用了串行接口的存储元件如图6所示，例如通常组入8引脚或16引脚的芯片封装。因此，与采用并行接口的存储元件相比，还可使元件小型化、可降低封装的成本。
例如，在采用8引脚的芯片封装时，除电源端子(VDD，VSS)外，还配置了地址/数据输入端子(SI)、数据输出端子(SO)、片选端子(CS#)、系统时钟输入端子(SCK)4线式串行接口的端子。在其他引脚配置了决定允许写入·删除存取的写保护端子、写入时使处理停止的复位端子、使处理一端中断并使状态保持的保持端子等控制端子。
采用了串行接口的存储元件100如图7所示，构成为包括地址缓冲/锁存部10、控制逻辑部12、数据寄存器14、X译码器16、Y译码器18、存储器阵列20、串—并变换部22及并—串变换部24。
在从存储元件100读出数据时，如图8的时间图所示地进行控制。
首先，使片选端子(CS#)变为低电平，选择成为存取对象的存储元件100。片选端子(CS#)一变为低电平，则控制逻辑部12将各部设定为命令接受状态。
其次，输入表示从地址/数据输入端子(SI)读出数据的命令(图8中03h)。命令例如由8位构成，与从系统时钟输入端子(SCK)输入的系统时钟同步，并1位1位地被串行输入到串—并变换部22。命令在串—并变换部22中由串行数据变换为对应于内部总线位宽度(例如8位)的并行数据，被送到控制逻辑部12。
在命令控制逻辑部12中分析命令。例如，在为表示读出数据的命令(03h)时，控制逻辑部12将各部设定为地址值接收状态。
接着，由地址/数据输入端子(SI)输入地址值(Add.)。地址值例如用24位表示，与系统时钟同步，1位1位地被串行输入到串—并变换部22。串—并变换部22将地址值由串行数据依次变换为内部总线位宽度(例如8位)的并行数据。控制逻辑部12将被变换为并行数据的地址值，由串—并变换部22依次传送至地址缓冲/锁存部10。
地址缓冲/锁存部10一旦接收到地址值，就将控制信号输出到X译码器16及Y译码器18，特定存储器阵列20内的对应的存储器单元，读出保持在该存储器单元中的数据。所读出的数据通过Y译码器18存储到数据寄存器14中。并—串变换部24将存储在数据寄存器14中的数据变换为串行数据，与系统时钟同步，从数据输出端子(SO)输出。
地址缓冲/锁存部10依次增加地址值，在下一个地址值以由特定的存储单元顺次读出数据的方式进行控制。
但是，在采用4线式串行接口的存储元件中，由于地址及数据的输入输出是1位的串行通信，故与采用并行接口的存储元件相比，传输速率明显低。
发明内容
因此，本发明鉴于上述现有技术的问题，其目的在于，提供一种与现有的采用串行接口的存储元件相同地适用封装，并且根据需要可进行数据的并行传输的存储元件。
本发明是一种存储元件，其中具备包含多个分别以固有地址值被特定的存储单元的存储器阵列，接收来自外部端子的地址值输入，读出存储在以该地址值特定的存储单元中的数据，并将该数据输出到外部端子，其特征在于，具备将串行数据变换为并行数据的串—并变换部；将并行数据变换为串行数据的并—串变换部；变更并行数据的位宽度的并—并变换部；和使至少一部分外部端子可连接上述串—并变换部、上述并—串变换部、上述并—并变换部的其中一个的多路转换器；上述多路转换器在进行利用串行接口的存取时，分别将1个外部端子连接上述串—并变换部及上述并—串变换部，在进行利用并行接口的存取时，将多个外部端子连接上述并—并变换部。
在此，上述多路转换器最好是在进行利用串行接口的存取时，将第1外部端子连接到上述串—并变换部，将第2外部端子连接到上述并—串变换部；在进行利用并行接口的存取时，将上述第1及第2外部端子连接到上述并—并变换部。
在进行利用串行接口的存取时，上述第1外部端子作为用于由存储元件外部输入地址值或数据的地址/数据输入端子使用，上述第2外部端子作为用于将由存储单元读出的数据输出到存储元件外部的数据输出端子使用。
而且，上述多路转换器最好是在进行利用并行接口的存取时、在进行利用串行接口的存取前，将未连接到上述串—并变换部或上述并—串变换部的外部端子，连接到上述并—并变换部。
例如，将在进行利用串行接口的存取时作为控制端子使用的外部端子，在进行利用并行接口的存取的情况下，连接到上述并—并变换部并作为数据的输入输出端子使用。
根据本发明，适用与现有的采用串行接口的存储元件相同尺寸的封装，同时还可根据需要进行利用并行接口的存取。
图1是表示本发明实施方式的存储元件的构成的框图。
图2是表示本发明实施方式的多路转换器的构成的框图。
图3是表示进行利用并行接口的存取时的管脚分配的图。
图4是表示本发明实施方式的利用并行接口的读出数据处理的时间图。
图5是表示本发明实施方式的并行接口切换为串行接口处理的时间图。
图6是表示进行利用串行接口的存取的存储元件的管脚分配的图。
图7是表示现有的存储元件的构成的框图。
图8是表示由串行接口进行读出处理的时间图。
图中10—地址缓冲/锁存部，12-控制逻辑部，14-数据寄存器，16-X译码器，18-Y译码器，20-存储器阵列，22-串—并变换部，24-并—串变换部，30-地址缓冲/锁存部，32-控制逻辑部，34-数据寄存器，36-X译码器，38-Y译码器，40-存储器阵列，42-串-并变换部，44—并—串变换部，46—并—并变换部，48-多路转换器，48a-切换开关，100、200-存储元件。
具体实施例方式
本实施方式的存储元件200如图1所示，构成为包括地址缓冲/锁存部30、控制逻辑部32、数据寄存器34、X译码器36、Y译码器38、存储器阵列40、串—并变换部42、并—串变换部44、并—并变换部46以及多路转换器48。
存储元件200采用与现有的采用串行接口的存储元件相同的封装。在利用串行接口的存取和利用并行接口的存取中，为了切换端子连接而具备多路转换器48。
多路转换器48如图2所示，备有多个切换开关48a。多路转换器48由控制逻辑部32接收切换控制信号，将芯片封装的外部端子分别连接到串—并变换部42、并—串变换部44、并—并变换部46其中之一。
例如，在采用8引脚封装的情况下，在进行利用串行接口的存取时，切换开关48a分别连接左侧的端子，与图6相同地分配端子。即，数据输出端子(SO)与并—串变换部44连接，地址/数据输入端子(SI)与串—并变换部42连接第1控制端子(C0)及第2控制端子(C1)与控制逻辑部32分别连接。
另一方面，在进行利用并行接口的数据读出时，切换开关48a分别连接右侧的端子，例如，如图3所示，数据输出端子(SO)被分配到第4数据输入输出端子(SIO3)、第1控制端子(C0)被分配到第3数据输入输出端子(SIO2)、第2控制端子(C1)被分配到第2数据输入输出端子(SIO1)、地址/数据输入端子(SI)被分配到第1数据输入输出端子(SIO1)。这样，使利用并行接口的存取成为可能。即，数据输出端子(SO)、地址/数据输入端子(SI)、第1控制端子(C0)及第2控制端子(C1)都连接到并—并变换部46。
下面，分别对利用串行接口的数据读出处理、利用并行接口的数据读出处理以及向串行接口的复位处理进行说明。
<利用串行接口的数据读出>
存储元件200通常设定为进行利用串行接口存取的状态。此时，多路转换器48的各切换开关48a连接左侧的端子，与图6相同地分配端子。
因此，在由存储元件200读出数据时，与现有的存储元件相同，按图8的时间图进行处理。该处理因与现有的存储元件相同，故省略说明。
<利用并行接口的数据读出>
在进行利用并行接口的存取时，按图4的时间图进行处理。在初始状态，多路转换器48的各切换开关48a连接左侧的端子，与图6相同地分配端子。
首先，将片选端子(CS#)变更为低电平，选择成为存取对象的存储元件200。片选端子(CS#)一变更为低电平，控制逻辑部32就将各部设定为命令接受状态。
其次，由地址/数据输入端子(SI)输入表示由并行接口读出数据的命令(例如D4h)。命令例如由8位构成，与由系统时钟输入端子(SCK)输入的系统时钟同步，1位1位地串行输入到串—并变换部42。命令在串—并变换部42中，由串行数据变换为对应于内部总线位宽度(例如8位)的并行数据，并被送到控制逻辑部32。
在控制逻辑部32中分析命令。在表示由并行接口读出数据的命令(D4h)时，控制逻辑部32在将各部设定为地址值接收状态的同时，将多路转换器48的切换开关48a分别切换到右侧端子。这样，数据输出端子(SO)、地址/数据输入端子(SI)、第1控制端子(C0)及第2控制端子(C1)都连接到并—并变换部46。数据输出端子(SO)被分配到第4数据输入输出端子(SIO3)、第1控制端子(C0)被分配到第3数据输入输出端子(SIO2)、第2控制端子(C1)被分配到第2数据输入输出端子(SIO1)、地址/数据输入端子(SI)被分配到第1数据输入输出端子(SIO1)。
此时，最好使片选端子(SC#)回到高电平，以再次变更为低电平的定时进行多路转换器48的切换。此外，与输入到系统时钟端子(SCK)的系统时钟同步，控制逻辑32也可在对规定数的系统时钟计数后，进行多路转换器48的切换。
其后，地址值(Add.)同时由4个数据输入输出端子(SIO0～SIO3)每4位地并行输入。地址值例如用24位表示，与系统时钟同步，每4位并行地输入并—并变换部46中。并—并变换部46将地址值依次变换为内部总线位宽度(例如8位)的并行数据。控制逻辑部32将变换为内部总线位宽度的地址值由并—并变换部46依次传输至地址缓冲/锁存部30。
地址缓冲/锁存部30一接收地址值，就将控制信号输出到X译码器36及Y译码器38，特定存储器阵列40内对应的存储单元，读出保持在该存储单元中的数据。所读出的数据通过Y译码器存储到数据寄存器34中。并—并变换部46将存储在数据寄存器34中的具有内部总线宽度的数据变换为4位并行数据，与系统时钟同步，从4个数据输入输出端子(SIO0～SIO3)输出。
地址缓冲/锁存部30依次增加地址值，以下一个地址值由特定的存储单元依次读出数据的方式进行控制。
而且，在本实施方式中，地址值及数据是与系统时钟同步输出的，但也优选使用双数据速率(DDR)等高速传输技术。
<对利用串行接口的存取复位>
参照图5，对从利用并行接口的存取返回到利用串行接口的存取处理进行说明。一旦使片选端子(CS#)返回高电平，就解除存储元件的选择，再次将片选端子(CS#)变更为低电平。将对该片选端子(CS#)的脉冲输入，作为接受新的命令输入处理的触发。即，控制逻辑部32将存储元件200作为接受输入命令的状态。其后，从4个数据输入输出端子(SIO0～SIO3)，同时4位4位地并行输入命令。
命令例如用8位表示，与系统时钟同步，4位4位地并行输入到并—并变换部46。并—并变换部46将命令变换为内部总线的宽度(例如8位)，发送至控制逻辑部32。
在控制逻辑部32中分析命令。当命令为返回串行接口的命令时，控制逻辑部32将多路转换器48的切换开关48a分别切换到左侧端子。这样，可返回到通常的利用串行接口存取的状态。
此时，将片选端子(CS#)返回高电平，最好是以再次变更为低电平的定时进行多路转换器48的切换。此外，也可与输入到系统时钟端子(SCK)的系统时钟同步，在经过规定的待机时间后，进行多路转换器48的切换。
如上所述，根据本实施方式，可实现应用与现有的采用串行接口的存储元件相同尺寸的封装，根据需要可进行利用并行接口的存取的存储元件。
权利要求
1.一种存储元件，其中具备包含多个分别以固有地址值被特定的存储单元的存储器阵列，接收来自外部端子的地址值输入，读出存储在以该地址值特定的存储单元中的数据，并将该数据输出到外部端子，其特征在于，包括将串行数据变换为并行数据的串—并变换部；将并行数据变换为串行数据的并—串变换部；变更并行数据的位宽度的并—并变换部；和使外部端子的至少一部分可以与上述串—并变换部、上述并—串变换部、上述并—并变换部其中之一连接的多路转换器；上述多路转换器，在进行利用串行接口的存取时，分别将1个外部端子连接上述串—并变换部及上述并—串变换部，在进行利用并行接口的存取时，将多个外部端子连接上述并—并变换部。
2.根据权利要求1所述的存储元件，其特征在于，上述多路转换器，在进行利用串行接口的存取时，将第1外部端子连接到上述串—并变换部，将第2外部端子连接到上述并—串变换部；在进行利用并行接口的存取时，将上述第1及第2外部端子连接到上述并—并变换部。
3.根据权利要求1或2所述的存储元件，其特征在于，上述多路转换器，在进行利用并行接口的存取时，将进行利用串行接口的存取时、未连接到上述串—并变换部或上述并—串变换部的外部端子连接到上述并—并变换部。
全文摘要
本发明提供一种适用与原来相同的封装、根据需要可以进行数据的并行传输的存储元件。该存储元件具备将串行数据变换为并行数据的串-并变换部(42)；将并行数据变换为串行数据的并-串变换部(44)；和变更并行数据位宽度的并-并变换部(46)；在进行利用串行接口的存取时，可由分别将1个外部端子连接串-并变换部(42)及并-串变换部(44)，在进行利用并行接口的存取时，将多个外部端子连接并-并变换部(46)。
文档编号G06F12/00GK1783330SQ20051011644
公开日2006年6月7日 申请日期2005年10月21日 优先权日2004年10月29日
发明者赖俊树, 吉川定男 申请人:三洋电机株式会社