专利名称：地址探测方法和多处理器系统的制作方法
技术领域：
本发明总体上涉及一种地址探测(snoop)方法和多处理器系统，更具体地，涉及用于在多处理器系统中执行地址探测处理的地址探测方法以及采用这种地址探测方法的多处理器系统，在所述多处理器系统中多个处理器块经由连接装置连接到多个输入和输出(I/O)块。
背景技术：
多处理器系统具有其中多个处理器块与多个I/O块经由连接装置(也称作数据和地址交叉器(crossbar))相连接的结构。各个处理器块包括多个处理器和多个存储器。另一方面，各个I/O块包括诸如磁盘驱动器的存储单元。在以下说明中，为方便起见，假设各个处理器块由具有多个CPU和多个高速缓冲存储器的CPU块形成。
在常规的多处理器系统中，按与CPU块成1∶1的关系来设置I/O块，或者，即使多个I/O块是独立的，多个CPU块也可以共用少量的I/O块。然而，高速缓冲存储器中的存取次数与CPU块数成比例地增加，并且，增加CPU块的数量不一定改进多处理器系统的性能。因此，已经提出一系统以通过经由I/O块互连CPU块来改进多处理器系统的性能。
然而，即使采用这种所提出系统，如果每CPU块I/O块数像在常规多处理器系统的情况下那样比例为1∶1、或者多个CPU块共用I/O块，则也大大限制了多处理器系统的性能，从而消除了采用这种所提出系统的意义。
为此，需要实现可以实现大量I/O块、增大各个CPU块可以使用的I/O块数、并以灵活的组合来使用CPU块和I/O块的结构。
例如，日本专利申请特开平No.9-138782提出了具有其中通过其他高速缓冲存储器使用互连网络来监视处理器单元输出的存储器存取的结构的多处理器系统。另一方面，日本专利申请特开平No.9-138783提出了一种多处理器系统，该多处理器系统具有同时执行传送目的地端口不同的多个单播(unicasting)的机制。此外，日本专利申请特开No.2001-184321提出了一种经由节点互连网络连接的多处理器系统。
当在多处理器系统中与CPU块无关地实现了大量I/O块并且CPU块与I/O块通过数据和地址交叉器可通信地连接时，必须个别地探测各个I/O块中的地址。换言之，常规地，各个I/O块包括地址探测电路和/或可编程逻辑。在这种情况下，必须从地址连接装置(或地址交叉器)向各个I/O块提供地址探测处理需要的信号。然而，为了向各个I/O块提供地址探测处理需要的信号，必须采取实施措施，例如增加地址连接装置每LSI的引脚数并划分多个LSI的功能，因此引入了实现困难且成本增加的问题。此外，由于多处理器系统(尤其是地址连接装置和I/O块)的结构，引起了布线长度增加以及传输延迟，从而引入了多处理器系统的性能上限劣化(等待时间增加)的问题。
发明内容
因此，本发明提供了一种地址探测方法和多处理器系统，其使得能够容易地与处理器块无关地在多处理器系统中实现大量I/O块(作为非限制示例)，并且防止多处理器系统的性能上限劣化(防止等待时间增加)。
本发明的其他方面和优点部分地在以下说明书得以阐述，部分地从说明书中显而易见，或可以通过对本发明的实践而习得。
一种用于多处理器系统的地址探测方法的特征在于当从任一个处理器块生成存取请求时在地址连接装置中取代(替代)各I/O块来执行判断是否以与各I/O块对存取请求的响应相同的响应来对处理器进行响应的地址探测处理，所述多处理器系统具有其中各自包括多个处理器和多个存储器的多个处理器块经由地址连接装置或地址交叉器连接到多个输入和输出(I/O)块的结构。
根据本发明的一方面，一种地址探测方法的特征在于在地址连接装置中设置与大量所述I/O块对应的执行地址探测处理的大量地址探测电路；并且通过至少一个处理器块、至少一个I/O块和与所述至少一个I/O块对应的各个地址探测电路形成各个分区。
具有其中各自包括多个处理器和多个存储器的多个处理器块经由地址连接装置连接到多个输入和输出(I/O)块的结构的多处理器系统的特征在于当从任一个处理器块生成存取请求时在地址连接装置中取代各I/O块来执行判断是否对存取请求进行响应的地址探测处理。
根据本发明的一方面，多处理器系统的特征在于如果所述任一个I/O块不需要响应，则高速缓存状态生成装置向所述任一个处理器块输出未命中(no hit)响应作为高速缓存状态；并且，如果所述任一个I/O块需要响应，则向所述任一个处理器块输出命中响应作为高速缓存状态。
根据本发明的一方面，多处理器系统的特征在于对于对所述任一个I/O块作出命中响应的高速缓存状态，高速缓存状态生成装置判断是否存在来自其他存储器块的存取禁止；并且如果不存在来自其他处理器块的存取禁止，则生成对所述任一个I/O块的请求并将生成的请求输出到所述任一个I/O块。
根据本发明的一方面，多处理器系统的特征在于地址连接装置具有如果生成的请求是包括与地址探测处理相关的数据的配置存取则将数据保存在其内部或者将数据复制并保存在其内部的装置，并且之后根据由所保存数据作出的新设置来执行地址探测处理。
根据以下结合附图的对实施例的说明，本发明的这些和/或其他方面和优点将变得显而易见且更容易理解，在附图中图1是根据本发明实施例的多处理器系统的框图。
图2是用于说明根据本发明实施例的多处理器系统的分区结构的图。
图3是示出根据本发明实施例的包括地址探测电路的地址连接装置的结构的框图。
图4是用于说明根据本发明实施例的当执行配置存取时CPU块的管理软件和地址交叉器之间的关系的框图。
图5是用于说明根据本发明实施例的多处理器系统的处理的流程图。
具体实施例方式
现在对本发明的本实施例进行详细说明，其示例在附图中示出，其中通篇用相似的标号表示相似的部件。以下参照附图来描述实施例以说明本发明。
根据本发明，可以容易地与处理器块无关地在多处理器系统中实现大量I/O块并防止多处理器系统的性能上限劣化(防止等待时间增加)。
在普通多处理器系统的I/O块中，通常不实现需要在整个多处理器系统中保持一致性的高速缓冲存储器。因此，与处理器块的高速缓冲存储器存取相比，用于对探测的地址进行响应的生成I/O地址高速缓存状态的处理较为简单。本发明集中于这一点，并且在地址连接装置中保存对I/O块生成可探测I/O地址状态所需要的信息的副本作为探测I/O地址高速缓存，并在地址连接装置中取代或替代I/O块来执行对I/O块的地址探测处理。因此，这里的术语高速缓存表示在多处理器系统(其中处理器块和I/O块通过诸如地址交叉器的连接装置可通信地连接)的连接装置中提供对I/O地址探测状态信息的高速缓存(即，对I/O地址探测的高速缓存)。多处理器系统具有其中多个处理器块(各自包括多个处理器和多个存储器)经由地址连接装置连接到多个输入和输出(I/O)块的结构，所述多处理器系统的特征在于当从任一个处理器块生成存取请求时在地址连接装置中取代各I/O块来执行判断是否以与各I/O块对存取请求的探测地址响应相同的探测地址响应来对处理器进行响应的地址探测处理。
仅当对I/O块的存取请求为确定时才向I/O块通知地址，从而可以减少I/O块与地址连接装置之间的连接端子的数量。换言之，无需增加地址连接装置和I/O块内的每LSI引脚数就可以实现可以连接到大量I/O块的多处理器系统。因此，由于可以减小地址连接装置与I/O块之间的连接端子数、布线数和布线长度，所以既可以实现大量I/O块的连接又可以实现高密度实施以及由此实现的传输延迟减小。
图1是根据本发明实施例的多处理器系统的框图。多处理器系统的该实施例采用根据本发明的地址探测方法的实施例。在图1中，多处理器系统1包括多个CPU块11-1至11-L、数据连接装置或数据交叉器12、地址连接装置或地址交叉器13、以及多个I/O块14-1至14-M，其中L和M通常是大于或等于2的整数。在本实施例中，为方便起见，假设L＝M＝8。
各CPU块11-i(i＝1至L)具有包括多个CPU 110-1至110-N、多个高速缓冲存储器111-1至111-O等的公知结构，其中N和O通常为大于或等于2的整数。在本实施例中，为方便起见，假设N＝2且O＝4。图1中略去了对高速缓存控制部等的图示。
数据连接装置12具有用于控制CPU块11-1至11-L与I/O块14-1至14-M之间的数据交换的公知结构，并且包括解码器部121和112等。
地址连接装置13具有用于控制CPU块11-1至11-L与I/O块14-1至14-M之间的地址交换的公知结构，并且包括队列部131、M个探测电路132-1至132-M等。稍后将结合图3给出关于地址连接装置13的结构的更详细说明。
各个I/O块14-1至14-M具有包括诸如磁盘驱动器等的存储单元的公知结构。
根据本发明的实施例，在地址连接装置13而不是各个I/O块14-1至14-M内执行对各个I/O块14-1至14-M的全部地址探测控制处理。此外，由于探测电路132-1至132-M设置在地址连接装置13中，所以与探测电路设置在各个I/O块14-1至14-M中的情况相比，地址连接装置13与I/O块14-1至14-M经由较少量的布线相连接。
数据连接装置12和地址连接装置13并行地连接CPU块11和I/O块14。在地址连接装置13中传送目的地已经确定的数据经由数据连接装置12发送到传送目的地。在各个CPU块11-1至11-L与数据连接装置12之间的总线上传送的数据以及在各个I/O块14-1至14-M与数据连接装置12之间的总线上传送的数据都具有包括头部和数据部分(或主数据部分)的数据结构。根据写在头部的传送目的地和数据长度来传送写在头部之后的数据部分中的数据。
在具有上述结构的多处理器系统1中，数据连接装置12和地址连接装置13不仅连接CPU块11-1至11-L与I/O块14-1至14-M，而且将CPU块11-1至11-L彼此相连接并还将I/O块14-1至14-M彼此相连接。
图2是用于说明根据本发明实施例的多处理器系统1的分区结构的图。在图2中，用相同的标号来表示那些与图1中的对应部件相同的部件，并略去其说明。各个CPU块11-1至11-L和各个I/O块14-1至14-M可以通过其任意组合形成分区。典型地，在不同分区之间不进行存取。图2示出了通过CPU块11-1以及I/O块14-1和14-2的组合形成分区P0、并且通过CPU块11-2和11-3以及I/O块14-3的组合形成分区P1的情况。在分区P0中包括地址连接装置13内的两个对应探测电路132-1和132-2，在分区P1中包括地址连接装置13内对应的一个探测电路132-3。
因为探测电路132-1至132-M设置在地址连接装置13内，所以，即使与探测电路设置在各个I/O块14-1至14-M内的情况相比例如可以通过较少的布线(较少线和较短线)来连接地址连接装置13与I/O块14-1至14-M，也可以以很大的自由度来选择形成分区的CPU块与I/O块的组合。
图3是示出根据本发明实施例的包括地址探测电路132-j的地址连接(连接)装置的结构的框图。为方便起见，图3示出了与任意CPU块11-j和任意I/O块14-j相关的地址连接装置或地址交叉器13的重要部分。如图3中所示，地址连接装置13包括探测电路132-j、缓冲器134和135、选择电路136、高速缓存状态组合部137、命令检查部138和操作启/停部139。缓冲器134和135以及选择电路136形成图1所示的队列部131。探测电路132-j包括地址检查部201、高速缓存状态生成部202以及用于生成对I/O块14的存取请求的请求生成部203。
在本实施例中，一个CPU块11-j与地址连接装置13经由例如具有95位的位宽度的信号线(包括ECC)相连接。在所述95位中，16位用于向地址连接装置13输入的探测地址，48位用于向CPU块11-j输出的探测地址，13位用于从CPU块11-j到地址连接装置13的高速缓存状态，18位是到CPU块11-j的组合高速缓存状态。另一方面，一个I/O块14-j与地址连接装置13经由例如具有26位的位宽度的信号线(包括ECC)相连接。在所述26位中，13位用于从I/O块14-j向地址连接装置13输入的地址，13位用于从地址连接装置13向I/O块14-j输入的存取请求。
基本上，根据本发明，该结构使得探测电路132-j设置在地址连接装置13内而不是在I/O块14-j内，提供了中央地址探测。此外，向探测电路132-j添加将已经确定的存取请求通知给I/O块14-j的功能。本发明的中央地址探测高速缓存可以实现为软件、可编程计算硬件、或用于处理信息的硬件/装置，包括任何形式的电路、数据存储部(例如，存储器、寄存器等)或其任何组合。
从CPU块11-j和I/O块14-j输入的地址临时存储在针对各CPU和I/O块11、14的对应缓冲器134和135内的队列中。这些地址被选择电路136依次地选择，并作为探测地址广播到全部的CPU块11-1至11-L以及包括在地址连接装置13内的探测电路132-1至132-M。CPU块11-j从广播的探测地址中获得生成经由数据连接装置12对I/O块14的存取(读取/写入)请求所需要的信息。
根据本发明，可以通过将探测地址存储在地址连接装置13的探测电路132-j内来生成I/O块14-j执行探测处理所需要的典型信息。对于由地址连接装置13经由请求生成部203定址到I/O块14-j的存取请求，通过除去任何不必要的命令而向I/O块14仅发送必要的地址信息部分就足够了，从而不必发送可能包括不必要的命令和/或数据的整个探测地址，这是因为探测电路132(例如地址检查部201)对从CPU块11输入到地址连接装置13的地址范围和命令类型进行检查，作为中央探测处理的一部分，以取代I/O块14的响应而对CPU块11进行响应。因此，根据本发明的一方面，地址连接装置13可以通过除去不必要的命令而仅将相关命令发送到I/O块14。然而，因为仅仅中央探测和传送对I/O块14的确定存取请求，所以，由于需要I/O块14-j中的处理的存取相对于全部存取的百分比很小，所以使用可以同时包括可能发送到I/O块14-j的全部命令的数据的一般性命令格式以简化问题可能是理想的。I/O块14-j可以接收具有几种命令格式的存取请求，但是一般性命令由具有160位的信息构成。例如，按10个周期在地址连接装置13与I/O块14-j之间传送这种一般性命令。当经由地址连接装置13中的探测地址总线来传送命令时，该命令例如具有150位。到I/O块14的一些示例(并非限制)命令可以是并行I/O(PIO)存取、直接存储器存取(DMA)模式、配置存取、或其他可能的命令、或者其任何组合。
对探测电路132-j的操作开始和停止指令是经由命令检查部138和操作启/停部139根据从I/O块14-j输出的命令而设置的。从I/O块14-j输出的该命令仅仅设置探测操作的启动或停止状态，并不存储在缓冲器135内的地址队列中。命令检查部138检查从I/O块14-j输出的命令，以判断设置指令是对探测电路132-j的操作开始指令还是操作停止指令。基于命令检查的结果，如果设置指令是操作开始指令则操作启/停部139指示探测电路132-j的操作开始，如果设置指令是操作停止指令则指示探测电路132-j的操作停止。
在探测电路132-j中，基于由操作开始指令指示的开始探测操作，地址检查部201检查输入探测地址，高速缓存状态生成部202根据对分配给I/O块14-j的地址范围的设置生成针对属于相同分区的CPU块11的地址高速缓存状态，即表示存取请求是否命中的地址高速缓存状态(还参见图4)。从I/O块14-j观察到的该高速缓存状态输出给高速缓存状态组合部137。也将从与I/O块14-j属于同一分区的CPU块(在这种情况下为CPU块11-j等)观察到的高速缓存状态返回给高速缓存状态组合部137。
在高速缓存状态组合部137对高速缓存状态进行组合，并将经组合的高速缓存状态再次广播给全部CPU块11-1至11-L和地址连接装置13中的全部探测电路132-1至132-M。还将经组合的高速缓存状态输入各个探测电路132-1至132-M中的请求生成部203。因此，例如，在需要在I/O块14-j中执行存取请求处理的情况下，地址连接装置13内的探测电路132-j的请求生成部203生成存取请求，并将生成的请求传送给I/O块14-j。
在这种情况下，除非将来自CPU块11-j的高速缓存状态再次输入或返回地址连接装置13的高速缓存状态组合部137，否则将探测地址保存(高速缓存)在探测电路132中(如图3中粗虚线所示)。更具体地，将探测地址保存在地址检查部201内的寄存器中、或请求生成部203内的寄存器中、或单独设置在探测电路132-j内的寄存器中、或者其他寄存器等中，例如高速缓存状态组合部137。因为当探测电路132-j内的请求生成部203最终发出对I/O块14-j的存取请求时需要探测地址的信息，所以保存探测地址。指定从输入探测地址的时间到输入组合高速缓存状态的时间的时间间隔，以使得全部CPU块11-1至11-L具有固定周期。
当生成了数据传送时，通过数据连接装置12来继续处理。然而，由于数据传送本身并不与本发明的主题直接相关，并且可以采用公知的数据传送技术，因此在本说明书中略去其说明。
在本实施例中，从探测电路132-j针对I/O块14-j发送的请求具有与输入的探测地址的格式略微不同的格式，并且，因为由于探测电路132可以在地址连接装置13中执行命令检查从而探测电路132可以排除任何不必要的命令，所以可以向I/O块14通知仅仅I/O块14-j要求的信息等，从而减少布线数。换言之，常规上，地址连接装置13还将全部命令发送给I/O块14作为输入探测地址的一部分，以使得I/O块可以执行探测操作。类似地形成从I/O块14-j到地址连接装置13的连接，并且，因为不必支持并非从I/O块14-j发出的命令(除了启动和停止探测操作命令)，所以优化了格式以减少信号数量。
接着，参照图4，给出对当进行对I/O块14的配置存取时CPU块11的管理软件与地址连接装置13之间的关系的说明。图4是用于说明根据本发明实施例的当对I/O块14进行配置存取时CPU块的管理软件与地址连接装置13之间的关系的框图。在图4中，用相同的标号表示那些与图3中的对应部件相同的部件，并略去其说明。
通过数据连接装置12进行常规的数据传送，但用于执行配置存取的探测地址具有其中包括诸如I/O块地址范围的配置数据的格式。根据本发明一方面，各个CPU块11-1至11-L(各CPU 110-1至110-N)的管理软件不需要考虑地址连接装置13的结构。常规地，探测电路设置在I/O块14中，并且管理软件执行向I/O块14通知配置信息(例如，对于各个I/O块14-1至14-M的地址范围)的配置存取。但是，由于在本发明的该实施例中各个探测电路132-1至132-M设置在地址连接装置13中以进行中央探测，所以，当在CPU块11向I/O块14通知配置信息(例如，I/O块地址范围信息、目标I/O块存储器地址列表等)的同时在探测电路中传送执行中央地址探测处理所需要的数据时，配置存取信息被检测并保存(截取)，或被复制并保存(保存副本)，以当之后在地址连接装置13检查地址范围(作为中央探测)时使用。将所保存的或所复制并保存的配置数据保存在地址检查部201内的寄存器中、或请求生成部203内的寄存器中、或单独设置在探测电路132-j内的寄存器中、或者其他寄存器等中。图4示出了将配置数据的副本保存在请求生成部203内并当在地址检查部201中检查地址范围时将其用作地址范围信息204的情况。
还执行对I/O块14-1至14-M的配置存取本身，并且I/O块14-1至14-M保存配置存取的信息。因此，根据本发明的一方面，可以将多处理器系统(其具有其中探测电路设置在I/O块内的结构)的现有管理软件按原样连同中央探测一起使用，而无需修改管理软件。根据本发明的一方面，可以在地址连接装置13和I/O块14中预先确定配置数据。
接着，通过参照图5，将给出对多处理器系统1的处理的说明。图5是用于说明根据本发明实施例的多处理器系统1的处理的流程图。虽然图5示出了对一个探测地址的处理，但是各个处理实际上形成了管道(pipeline)，并且可以在一个探测电路内传送多个探测地址。在图5中，步骤S1至S8对应于探测电路132执行的处理，步骤S11和S12对应于CPU块11或I/O块14执行的处理。
例如，如果如图3中所示的情况那样选择从CPU块11-j和I/O块14-j输入到地址连接装置13的地址中的一个，则将选择的地址作为探测地址输出给CPU块11-j，还将其输入探测电路132-j。步骤S1将该探测地址输入探测电路132-j。步骤S2根据输入的探测地址的命令类型和保存在探测电路132-j中的地址范围信息204，确定I/O块14-j是否对该存取请求进行响应，即该存取请求是否命中。如果不需要I/O块14-j进行响应且步骤S2中的确定结果为否，则步骤S3经由高速缓存状态组合部137向CPU块11-j输出未命中响应作为高速缓存状态，处理返回至步骤S1。
另一方面，如果存取请求命中且步骤S2中的确定结果为是，则步骤S4经由高速缓存状态组合部137向CPU块11-j输出命中响应作为高速缓存状态。根据本发明的一方面，探测电路132可以向I/O块通知探测电路已经针对存取请求对CPU块11作出了响应。此外，对于对相应I/O块14-j作出命中响应的高速缓存状态，步骤S5确定是否发生了来自其他CPU块的不存取禁止，即，是否发生了全局命中(global hit)。具体地，基于从/由CPU块11-j响应于输入到数据连接装置13并在地址连接装置13的选择电路136进行选择之后输出(广播)到CPU块11-j的探测地址而返回(输入)到地址连接装置13的高速缓存状态组合部137的高速缓存状态(参见图3)来进行存取禁止确定或判断。如果存在来自另一CPU块的存取禁止(不发生全局命中)且步骤S5中的确定结果为否，则处理返回步骤S1。另一方面，如果不存在来自另一CPU块的存取禁止(发生全局命中)且在步骤S5中的确定结果为是，则步骤S6通过用于生成对I/O块14-j的存取请求的请求生成部203，生成对相应I/O块14-j的存取请求，并将所生成的存取请求实际输出给该I/O块14-j。
步骤S7确定所生成的请求是否是包括关于地址探测处理的数据的配置存取。如果步骤S7中的确定结果为是，则步骤S8在探测电路132-j内保存数据或者复制并保存数据，处理返回步骤S1。根据在步骤S8保存的数据进行的新设置来进行之后执行的地址探测处理。
如果步骤S7中的确定结果为否，则基于CPU块11-j或I/O块14-j而不是由地址连接装置13进行的判断来执行步骤S11和S12。在CPU块11-j的情况下在接收高速缓存状态时进行该判断，在I/O块14-j的情况下在接收请求时进行该判断，处理顺序与图5所示的处理中的配置操作无关。更具体地，步骤S11对命令的内容进行解码，并判断是否需要数据传送。例如，在命令中，存在存取请求(分组)内包括数据的命令。在这种命令的情况下，不产生使用数据连接装置12的数据传送。通过将配置数据包括在对I/O块14的存取请求(分组)内，配置存取请求对应于这种命令。如果步骤S11中的确定结果为否，则处理返回步骤S1。另一方面，如果步骤S11中的确定结果为是，则步骤S12执行从保存数据的CPU或I/O对数据连接装置12的输出操作。换言之，在读命令的情况下从I/O块14(从其读取数据)输出数据，在写命令的情况下从CPU块11(向其写入了数据)输出数据。
本发明适用于在多处理器系统中与处理器块无关地实现大量I/O块的情况。这里说明的中央探测实施例消除了多处理器系统中的地址连接装置与各个I/O块之间的地址探测处理所需要的附加信号，这减少了地址连接装置和I/O块内的每LSI引脚数、减少或降低了存储器存取等待时间(使得能够高频工作或提高多处理器系统的性能上限)、增大了可靠性、放松了对I/O块布置的限制、并且降低了成本。更具体地，本发明提供了地址探测方法和多处理器系统，以使得能够容易地在多处理器系统中与处理器块无关地实现大量I/O块，并防止多处理器系统的性能上限劣化(防止等待时间增加)。一种用于多处理器系统的地址探测方法被配置为当从任一个处理器块中生成存取请求时在地址连接装置而不是各个I/O块中执行判断是否对该存取请求进行响应的地址探测处理，所述多处理器系统具有其中多个处理器块(各自具有多个处理器和多个存储器)经由地址连接装置连接到多个输入和输出(I/O)块的结构。
根据这里说明的实施例，中央探测通过在地址交叉器13中执行对I/O块14的探测来将I/O探测控制移到探测总线中，这减少了地址交叉器和I/O块14之间的带宽和广播，这反过来可以减少地址交叉器13和I/O块14的芯片组中的信号引脚数，并降低了由CPU块11的存储器存取等待时间。通过在地址交叉器13中对目标地址进行高速缓存并在地址交叉器13中设置探测器(其不需要大存储器并且可以有效设置在地址交叉器13中)，可以将I/O探测控制移入地址交叉器13以实现探测总线。
因此，尽管示出并说明了本发明的几个优选实施例，但是本领域技术人员应该理解，可以在不脱离本发明原理和精神的情况下对这些实施例进行改变，本发明的范围由权利要求及其等同物来限定。
权利要求
1.一种用于多处理器系统的地址探测方法，所述多处理器系统具有各自包括多个处理器和多个存储器的多个处理器块经由地址连接装置连接到多个输入和输出块的结构，所述地址探测方法包括以下步骤在从任一个处理器块生成存取请求时在地址连接装置而不是各个输入和输出块中执行判断是否以对存取请求的探测地址响应来对处理器进行响应的地址探测处理。
2.根据权利要求1所述的地址探测方法，其中，执行地址探测处理的步骤进一步包括以下步骤由地址连接装置选择从所述任一个处理器块和任一个输入和输出块输入地址连接装置的探测地址中的一个；由地址连接装置将所选择的探测地址广播给所述任一个处理器块作为广播探测地址；以及由地址连接装置基于所选择的探测地址的命令类型以及高速缓存在地址连接装置内的地址信息来判断所述任一个输入和输出块是否需要对该存取请求进行响应。
3.根据权利要求2所述的地址探测方法，其中，判断步骤包括以下步骤如果所述任一个输入和输出块不需要响应，则向所述任一个处理器块输出未命中响应作为探测地址高速缓存状态；以及如果所述任一个输入和输出块需要响应，则向所述任一个处理器块输出命中响应作为探测地址高速缓存状态。
4.根据权利要求3所述的地址探测方法，其中，输出命中响应的步骤进一步包括以下步骤对于对所述任一个输入和输出块作出命中响应的探测地址高速缓存状态，根据对所选择的探测地址的广播来判断是否存在来自其他处理器块的存取禁止；以及如果根据对所选择的探测地址的广播不存在来自其他处理器块的存取禁止，则生成对所述任一个输入和输出块的存取请求并将所生成的存取请求输出给所述任一个输入和输出块。
5.根据权利要求4所述的地址探测方法，其中，生成请求的步骤进一步包括以下步骤如果所生成的存取请求是包括与地址探测处理相关的配置数据的配置存取，则在地址连接装置内保存数据或者复制并保存数据，并且之后根据由所保存的配置数据进行的新设置来执行地址探测处理。
6.根据权利要求1所述的方法，其中，在地址连接装置中设置多个地址探测处理，每个地址探测处理对应于所述多个输入和输出块中的一个，并且，所述方法进一步包括以下步骤限定多个分区，每个分区由至少一个处理器块、至少一个输入和输出块以及与所述至少一个输入和输出块对应的各个地址探测处理形成。
7.一种多处理器系统，包括多个处理器块，各自包括多个处理器和多个存储器；地址连接装置；以及多个输入和输出块，经由地址连接装置连接到处理器块，其中，当从任一个处理器块生成存取请求时，地址连接装置而不是各个输入和输出块使得能够进行判断是否以对存取请求的探测地址响应来对处理器进行响应的地址探测处理。
8.根据权利要求7所述的多处理器系统，其中，地址连接装置包括探测地址高速缓存状态生成装置，用于选择从所述任一个处理器块和任一个输入和输出块输入地址连接装置的探测地址中的一个、并将所选择的探测地址广播到所述任一个处理器块作为广播探测地址；以及用于根据所选择的探测地址的命令类型和高速缓存在地址连接装置内的地址信息来判断所述任一个输入和输出块是否需要对该存取请求进行响应的装置。
9.根据权利要求8所述的多处理器系统，其中，如果所述任一个输入和输出块不需要响应，则探测地址高速缓存状态生成装置向所述任一个处理器块输出未命中响应作为探测地址高速缓存状态；如果所述任一个输入和输出块需要响应，则探测地址高速缓存状态生成装置向所述任一个处理器块输出命中响应作为探测地址高速缓存状态。
10.根据权利要求9所述的多处理器系统，其中，探测地址高速缓存状态生成装置对于对所述任一个输入和输出块作出命中响应的探测地址高速缓存状态，根据广播探测地址来判断是否存在来自其他处理器块的存取禁止；并且如果根据广播探测地址不存在来自其他处理器块的存取禁止，则生成对所述任一个输入和输出块的存取请求并将所生成的存取请求输出给所述任一个输入和输出块。
11.根据权利要求7至10中的任一项所述的多处理器系统，其中对应于多个所述输入和输出块，地址连接装置包括执行地址探测处理的多个地址探测电路；并且至少一个处理器块、至少一个输入和输出块、以及与所述至少一个输入和输出块对应的各个地址探测电路形成各个分区。
12.一种装置，包括多个中央处理单元块，各自包括多个中央处理单元；多个输入和输出块；地址连接装置，可通信地连接所述多个中央处理单元块与所述多个输入和输出块，并且包括输入和输出地址探测高速缓存，从而如果输入和输出地址存取请求根据高速缓存的分配给一输入和输出块的输入和输出地址信息是确定的，则将该输入和输出地址存取请求从中央处理单元块的中央处理单元中的一个传送到该输入和输出块。
13.一种装置，包括多个计算处理器块，各自包括多个计算处理器；多个输入和输出块；地址连接装置，可通信地连接所述多个计算处理器块与所述多个输入和输出块，并且替代输入和输出块的输入和输出地址探测响应，对来自任一个计算处理器块的存取请求输出输入和输出地址探测响应。
14.根据权利要求13所述的装置，其中，地址连接装置包括对应于所述多个输入和输出块的多个中央输入和输出地址探测器，以替代输入和输出块的输入和输出地址探测响应而输出输入和输出地址探测响应。
15.根据权利要求14所述的装置，其中，地址连接装置进一步包括多个缓冲器，存储从计算处理器块以及输入和输出块输入的探测输入和输出地址；探测输入和输出地址选择器，选择从所述多个缓冲器输入的探测输入和输出地址以将所选择的探测输入和输出地址输出给中央输入和输出地址探测器并将所选择的探测输入和输出地址广播给计算处理器块；以及输入和输出地址探测高速缓存状态组合器，其中，中央输入和输出地址探测器取代输入和输出块来将输入和输出地址探测高速缓存状态输出给输入和输出地址探测高速缓存状态组合器，以对响应于广播的所选择探测输入和输出地址来自相关计算处理器块的输入和输出地址探测高速缓存状态与来自中央输入和输出地址探测器的输入和输出地址探测高速缓存状态进行组合，并将组合的输入和输出地址探测高速缓存状态输出给相关计算处理器块。
16.根据权利要求15所述的装置，其中，地址连接装置进一步包括存储部，并且各个中央输入和输出地址探测器对从计算处理器块经由地址连接装置传送到输入和输出块的输入和输出块配置信息进行高速缓存，并且其中，各个中央输入和输出地址探测器包括探测输入和输出地址检查器，将从探测输入和输出地址选择器输入的探测输入和输出地址与针对相关输入和输出块的输入和输出块配置信息进行比较；输入和输出地址探测高速缓存状态生成器，根据探测输入和输出地址检查器生成到输入和输出地址探测高速缓存状态组合器的输入和输出地址探测高速缓存状态；输入和输出块确定存取请求生成器，根据来自输入和输出地址探测高速缓存状态组合器的组合输入和输出地址探测高速缓存状态，生成对相关输入和输出块的确定存取请求。
17.根据权利要求16所述的装置，其中，如果根据输入和输出块配置信息向相关输入和输出块分配了输入的探测输入和输出地址，则探测输入和输出地址检查器向输入和输出地址探测高速缓存状态组合器输出命中输入和输出地址探测高速缓存状态，并且其中，输入和输出地址探测高速缓存状态组合器响应于命中输入和输出地址探测高速缓存状态，根据广播的探测输入和输出地址来判断是否存在来自其他计算处理器块的存取禁止，并且，如果不存在来自其他计算处理器块的存取禁止，则生成对相关输入和输出块的确定存取请求。
18.根据权利要求14所述的装置，其中，地址连接装置进一步包括输入和输出地址探测控制器以根据输入和输出块命令来控制中央输入和输出地址探测器的启/停操作。
19.根据权利要求16所述的装置，其中，输入和输出块确定存取请求生成器通过根据中央输入和输出地址探测器的输入和输出块配置信息来去除不必要的信息，对相关输入和输出块生成精简格式的确定存取请求，该确定存取请求仅包括相关块所需要的包括命令的输入和输出地址信息。
20.一种地址交叉器装置，其可通信地连接多处理器系统中的多个计算处理器块与多个输入和输出块，所述地址交叉器装置包括输入和输出地址探测器，输出对来自任一个计算机处理器块的输入和输出存取请求的输入和输出地址探测响应，替代来自输入和输出块的输入和输出地址探测响应。
全文摘要
地址探测方法和多处理器系统，其使得能够容易地与处理器块无关地在多处理器系统中实现大量输入和输出块，并防止多处理器系统的性能上限劣化，防止等待时间增加。一种用于多处理器系统的地址探测方法被配置为当从任一个处理器块生成存取请求时在地址连接装置而不是各个输入和输出块中执行判断是否对存取请求进行响应的地址探测处理，所述多处理器系统具有其中各自具有多个处理器和多个存储器的多个处理器块经由地址连接装置连接到多个输入和输出块的结构。
文档编号G06F15/16GK1831789SQ20051012744
公开日2006年9月13日 申请日期2005年12月2日 优先权日2005年3月7日
发明者细江広治, 小田原孝一 申请人:富士通株式会社