专利名称：一种cpu的读写方法及其实现电路的制作方法
技术领域：
本发明涉及一种数字程控交换的方法，特别是涉及一种数字交换系统中CPU对复杂时序读写对象进行读写操作的方法及其实现电路。
背景技术：
在数字交换系统中，经常会遇到CPU需要对大量的存储器进行读写操作的情况，当CPU通过一般接口电路对读写对象进行操作时，读写对象必须满足CPU的时序要求。
对于存储器如RAM等本身就有较复杂时序的读写对象来说，由于其自身的时序特点，很难同时满足CPU的时序要求。同时CPU对存储器读写操作中，如果没有提供CPU时钟信号给存储器时钟端口，则无法直接对读写对象进行既读又写的操作。
因此，当CPU需要对有较复杂时序的读写对象进行读写操作时，一般的读写接口电路是无法胜任的。显然，在CPU与有较复杂时序的读写对象之间，需要找到一个使两者读写及控制信号能同步协调的方法及相应实现电路。
发明内容
本发明的目的是提供一种在CPU读写过程中不提供CPU时钟情况下，只利用CPU读写控制信号，CPU与复杂时序读写对象进行读写的方法及实现电路，以完成CPU对有较复杂时序要求的读写对象进行读写操作。
本发明的技术方案实现如下一种CPU的读写方法，其中，包括以下步骤A、利用读写使能信号产生包含读控制信号或写控制信号有效沿的被采样信号，被采样信号保持与控制信号完全同步；B、对被采样信号取反并延时，产生被采样延时信号；C、通过被采样信号、被采样延时信号产生足够脉宽，而且上沿有效的读信号或写信号；D、将上沿有效的读信号和写信号合并为一个同时包含读写信息的读写时钟信号并作为读写对象时钟输入信号；E、将被采样延时信号取反后作为读写对象CUP侧读写控制信号；
F、所述CPU对读写对象进行读写操作。
所述的方法，其中，所述被采样信号满足以下条件其包含的CPU读写信息与CPU读写使能信号保持一致。
所述的方法，其中，所述被采样延时信号满足以下条件被采样信号反相后延时时间保持一定时间，以满足数据在对读写对象操作过程中正常的建立保持时间。
所述的方法，其中，所述读写对象CUP侧读写控制信号满足以下条件CPU写期间读写对象控制信号为低，CPU读期间读写对象控制信号为高。
一种CPU的读写实现电路，其包括CPU、信号处理单元电路和读写对象，其中，所述信号处理单元电路包括写信号接口处理单元电路；写反相延迟单元电路；写时钟边沿检测单元电路；读信号接口处理单元电路；读反相延迟单元电路；读时钟边沿检测单元电路；以及，读写时钟生成单元电路；所述写信号接口处理单元电路用于接收来自CPU输出的与写有关控制信号，将控制信号相与后输出，送到写延迟单元电路和写时钟边沿检测单元电路；所述写反相延迟单元电路用于接收来自写信号接口处理单元电路信号，对此信号延时输出，送到写时钟边沿检测单元电路；在此单元电路中还将输入信号反相后，送到读写对象中读写控制信号端；所述写时钟边沿检测单元电路用于接收来自写信号接口处理及写反相延迟单元电路信号，将两信号相与后输出，送到读写时钟生成单元电路。
所述的实现电路，其中，所述电路还包括所述读信号接口处理单元电路用于接收来自CPU输出的与读有关控制信号，将控制信号相与后输出，送到读延迟单元电路和读时钟边沿检测单元电路；所述读反相延迟单元电路用于接收来自读信号接口处理单元电路信号，对此信号延时输出，送到读时钟边沿检测单元电路；所述读时钟边沿检测单元电路用于接收来自读信号接口处理及读反相延迟单元电路信号，将两信号取反相与后输出，送到读写时钟生成单元电路。
所述的实现电路，其中，所述电路还包括所述读写时钟生成单元电路用于接收来自写时钟边沿检测单元电路和读时钟边沿检测单元电路信号，将两信号相或后产生为单一的同时包含读写信息的信号，送到读写对象CPU侧时钟端口。
所述的实现电路，其中，所述读写对象为具有复杂时序要求的存储器，为RAM。
本发明所提供的一种CPU的读写方法及其实现电路，与现有技术相比，满足了没有提供CPU时钟，只有读写控制信号，并且读写对象CPU侧只有一个时钟端口情况下CPU对读写对象的读写操作；同时节省了读写对象端口资源。
图1是本发明方法的流程图；图2是本发明实现电路的CPU与有复杂时序要求读写对象电路框图；图3是本发明方法和实现电路中CPU对读写对象为DPRAM的读写接口原理框图；图4为本发明方法和实现电路中读写操作时序波形示意图。
具体实施例方式
以下结合附图，将对本发明的各较佳实施例进行较为详细的说明。
本发明所述CPU的读写方法及其实现电路，实现了CPU与有复杂时序读写对象进行的读写操作，其方法如图1所示的，包括以下步骤(1)利用读写使能信号产生包含读控制信号或写控制信号有效沿的被采样信号，被采样信号保持与控制信号完全同步；(2)对步骤(1)中的信号取反并延时，产生被采样延时信号；(3)通过步骤(1)，(2)信号产生足够脉宽，而且上沿有效的读信号或写信号；(4)将上沿有效的读信号和写信号合并为一个同时包含读写信息的读写时钟信号并作为读写对象时钟的输入信号；(5)将步骤(2)中的信号取反后作为读写对象CUP侧读写控制信号；(6)CPU对读写对象进行读写操作。
本发明方法中所述被采样信号满足条件其包含的CPU读写信息与CPU读写使能信号保持完全一致。
所述被采样延时信号满足条件被采样信号反相后延时，为保证生成的读写时钟信号的有效性，被采样信号反相后延时时间须保持一定时间，满足数据在对读写对象操作过程中正常的建立保持时间。
所述读写对象CUP侧读写控制信号满足条件CPU写期间读写对象控制信号为低，CPU读期间读写对象控制信号为高。
本发明实现电路如图2和图3所示的，包括CPU、信号处理单元电路和读写对象，所述信号处理单元电路包括写信号接口处理单元电路；写反相延迟单元电路；写时钟边沿检测单元电路；读信号接口处理单元电路；读反相延迟单元电路；读时钟边沿检测单元电路；读写时钟生成单元电路。
所述写信号接口处理单元电路用于接收来自CPU输出的与写有关控制信号，将控制信号相与后输出，送到写延迟单元电路和写时钟边沿检测单元电路；所述写反相延迟单元电路用于接收来自写信号接口处理单元电路信号，对此信号延时输出，送到写时钟边沿检测单元电路；在此单元电路中还将输入信号反相后，送到读写对象中读写控制信号端；所述写时钟边沿检测单元电路用于接收来自写信号接口处理及写反相延迟单元电路信号，将两信号相与后输出，送到读写时钟生成单元电路；所述读信号接口处理单元电路用于接收来自CPU输出的与读有关控制信号，将控制信号相与后输出，送到读延迟单元电路和读时钟边沿检测单元电路；所述读反相延迟单元电路用于接收来自读信号接口处理单元电路信号，对此信号延时输出，送到读时钟边沿检测单元电路；所述读时钟边沿检测单元电路用于接收来自读信号接口处理及读反相延迟单元电路信号，将两信号取反相与后输出，送到读写时钟生成单元电路；所述读写时钟生成单元电路用于接收来自写时钟边沿检测单元电路和读时钟边沿检测单元电路信号，将两信号相或后产生为单一的同时包含读写信息的信号，送到读写对象CPU侧时钟端口。
本发明方法和实现电路中，读写对象为具有复杂时序要求的存储器等。
在通常情况下CPU直接对读写对象操作时，若读写对象自身无特别的时序要求，只须按传统的接口简单处理，即可满足双方的时序要求，读写可立即完成。
当采用自身有一定的时序要求的操作对象时，例如存储器(RAM)，此时若CPU直接发出读写控制指令，而没有给操作对象提供CPU时钟，CPU发出指令后无法直接对对象进行操作，因而造成指令已发而实际操作未完成，系统功能无法按预期要求实现。因此，设想采用对CPU提供的读写控制信号有效沿提取，每次CPU发出指令后，操作对象只要通过读写有效沿即可将操作对象数据进行读写操作。
但要使上述分析转化为具体的实现，还需要解决一个问题。须通过对CPU读写有效沿提取后作为操作对象的读写时钟沿，为保证操作对象正确读写，需要对CPU有效沿形成的读写时钟保持一定时间高电平，以满足对数据读写操作时的建立保持时间。
如图2所示就是按上述思路设计的，其读写过程如下写过程，在写信号接口处理单元电路中将来自CPU的写控制信号相与后输出，送到写延迟单元电路和写时钟边沿检测单元电路；写反相延迟单元电路对此信号延时输出，送到写时钟边沿检测单元电路；在此单元电路中还将输入信号反相后，送到读写对象中读写控制信号端；低电平期间为读写对象写有效，高电平期间为读写对象读有效。写时钟边沿检测单元电路将来自写信号接口处理及写反相延迟单元电路信号的两个信号相与后输出，送到读写时钟生成单元电路。
读过程，在读信号接口处理单元电路中将来自CPU的读控制信号相与后输出，送到读延迟单元电路和读时钟边沿检测单元电路；读反相延迟单元电路对此信号延时输出，送到读时钟边沿检测单元电路；读时钟边沿检测单元电路将来自读信号接口处理及读反相延迟单元电路信号的两个信号取反后相与输出，送到读写时钟生成单元电路。
读写时钟生成单元电路将读时钟边沿检测单元电路和写时钟边沿检测单元电路输出信号相或后输入到读写对象CPU侧时钟端口。
如图3所示为本发明方法和实现电路的一个实施例，其中读写对象为有复杂时序要求的双口随机存储器DPRAM。
以DPRAM的A口为例，Intel CPU读写指令送出的读写信号WRB_RWB，RDB_E，CSB信号通过读写信号接口处理电路产生包含读写有效沿信息的信号W_EN，R_EN。将W_EN，R_EN信号反相并延时处理后生成W_EN_D，R_EN_D信号。W_EN与W_EN_D相与，R_EN与R_EN_D取反相与，分别产生一定脉宽信号的写时钟W_CLK，读时钟R_CLK。
写时钟W_CLK与读时钟R_CLK相或产生读写操作对象的读写时钟RW_CLK。W_EN_D反相后作为读写操作对象的读写控制信号。低电平是可写，高电平时可读。
图3和表1更进一步说明了本发明方法的上述工作原理，表1给出DPRAM任一端口的功能表，关于表1的说明如下表1本发明的应用实例之有复杂时序要求的DPRAM功能表。
表1
H逻辑电平高L逻辑电平低X任意逻辑电平
/表示时钟的上升沿MEM[A]地址A的存储内容Data In输入数据DEZRAM读写操作使能WZ读写控制信号，高电平读，低电平写CLK读写操作时钟，当读/写控制信号WZ有效，读写操作使能EZ有效时，上升沿完成读/写。
结合图3，以某次读写操作为例，本发明方法的CPU发出写指令WRB_RWB低电平，上沿为写数据沿，RDB_E高电平，CSB低电平，如图4所示的。通过写信号接口处理电路产生写使能W_EN，W_EN取反后延时产生W_EN_D，W_EN与W_EN_D相与产生有一定脉宽并与写指令同步的写时钟W_CLK。
CPU发出读指令RDB_E低电平，下沿读出数据，CSB低电平，WRB_RWB高电平。通过读信号接口处理电路产生读使能R_EN，R_EN取反后延时产生R_EN_D，R_EN与R_EN_D都取反后相与产生有一定脉宽并与读指令同步的读时钟R_CLK。
经读写时钟生成电路将W_CLK，R_CLK相或后产生包含读时钟，写时钟信息的单一读写时钟RW_CLK。
W_EN_D反相后的信号RW_EN，作为读写对象DPRAM的读写控制信号WZA。低电平期间可写DPRAM，高电平期间可读出DPRAM数据。
综上所述，采用本发明的方法及其实现电路，在只提供CPU读写控制信号情况下，对复杂时序读写对象实现了读写操作。同时，为CPU对有复杂时序要求的读写操作对象提供了可靠的接口技术，并保证实际读写操作与CPU读写控制信号保持相位的完全同步，即操作读写对象的时钟沿与CPU读写控制信号沿一致，读写对象CPU侧只需要一个时钟端口完成读写功能，节省了读写对象端口资源，简单易行，准确高效。
应当理解的是，上述针对本发明具体实施例的描述较为详细，并不能因此而理解为对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
权利要求
1.一种CPU的读写方法，其特征在于，包括以下步骤A、利用读写使能信号产生包含读控制信号或写控制信号有效沿的被采样信号，被采样信号保持与控制信号完全同步；B、对被采样信号取反并延时，产生被采样延时信号；C、通过被采样信号、被采样延时信号产生足够脉宽，而且上沿有效的读信号或写信号；D、将上沿有效的读信号和写信号合并为一个同时包含读写信息的读写时钟信号并作为读写对象时钟输入信号；E、将被采样延时信号取反后作为读写对象CUP侧读写控制信号；F、所述CPU对读写对象进行读写操作。
2.根据权利要求1所述的方法，其特征在于，所述被采样信号满足以下条件其包含的CPU读写信息与CPU读写使能信号保持一致。
3.根据权利要求1所述的方法，其特征在于，所述被采样延时信号满足以下条件被采样信号反相后延时时间保持一定时间，以满足数据在对读写对象操作过程中正常的建立保持时间。
4.根据权利要求1所述的方法，其特征在于，所述读写对象CUP侧读写控制信号满足以下条件CPU写期间读写对象控制信号为低，CPU读期间读写对象控制信号为高。
5.一种CPU的读写实现电路，其包括CPU、信号处理单元电路和读写对象，其特征在于，所述信号处理单元电路包括写信号接口处理单元电路；写反相延迟单元电路；写时钟边沿检测单元电路；读信号接口处理单元电路；读反相延迟单元电路；读时钟边沿检测单元电路；以及，读写时钟生成单元电路；所述写信号接口处理单元电路用于接收来自CPU输出的与写有关控制信号，将控制信号相与后输出，送到写延迟单元电路和写时钟边沿检测单元电路；所述写反相延迟单元电路用于接收来自写信号接口处理单元电路信号，对此信号延时输出，送到写时钟边沿检测单元电路；在此单元电路中还将输入信号反相后，送到读写对象中读写控制信号端；所述写时钟边沿检测单元电路用于接收来自写信号接口处理及写反相延迟单元电路信号，将两信号相与后输出，送到读写时钟生成单元电路。
6.根据权利要求5所述的实现电路，其特征在于，所述电路还包括所述读信号接口处理单元电路用于接收来自CPU输出的与读有关控制信号，将控制信号相与后输出，送到读延迟单元电路和读时钟边沿检测单元电路；所述读反相延迟单元电路用于接收来自读信号接口处理单元电路信号，对此信号延时输出，送到读时钟边沿检测单元电路；所述读时钟边沿检测单元电路用于接收来自读信号接口处理及读反相延迟单元电路信号，将两信号取反相与后输出，送到读写时钟生成单元电路。
7.根据权利要求6所述的实现电路，其特征在于，所述电路还包括所述读写时钟生成单元电路用于接收来自写时钟边沿检测单元电路和读时钟边沿检测单元电路信号，将两信号相或后产生为单一的同时包含读写信息的信号，送到读写对象CPU侧时钟端口。
8.根据权利要求7所述的实现电路，其特征在于，所述读写对象为具有复杂时序要求的存储器，为RAM。
全文摘要
本发明公开了一种CPU的读写方法及其实现电路，包括以下步骤利用读写使能信号产生包含读控制信号或写控制信号有效沿的被采样信号，被采样信号保持与控制信号完全同步；对被采样信号取反并延时，产生被采样延时信号；通过被采样信号、被采样延时信号产生足够脉宽，而且上沿有效的读信号或写信号；将上沿有效的读信号和写信号合并为一个同时包含读写信息的读写时钟信号并作为读写对象时钟输入信号；将被采样延时信号取反后作为读写对象CUP侧读写控制信号；所述CPU对读写对象进行读写操作。本发明方法及其实现电路，满足了没有提供CPU时钟，只有读写控制信号，并且读写对象CPU侧只有一个时钟端口情况下CPU对读写对象的读写操作。
文档编号G06F13/00GK1987836SQ20051013244
公开日2007年6月27日 申请日期2005年12月23日 优先权日2005年12月23日
发明者杨冲 申请人:中兴通讯股份有限公司