专利名称：容错计算机系统及其同步方法
技术领域：
本发明涉及一种锁步型容错计算机系统及其同步方法，其中多个计算机系统以与时钟信号同步的时序同时执行相同的指令串，并且特别涉及如下的锁步型容错计算机系统及其同步方法，其中当计算机系统之间的操作同步(锁步状态)在第一计算机系统中受到干扰时，能够进行为了恢复操作同步(重建锁步状态)而激活的操作，而不停止除了从容错计算机系统中分离的第一计算机系统之外的计算机系统的常规操作。
背景技术：
根据现有技术的锁步容错计算机系统，在同步地执行相同的指令串的多个计算机系统中，当检测到其中一个计算机系统由于故障或内外因素而执行不同于其他计算机系统的输出操作时，发生故障的计算机系统立即和其他计算机系统分离，从而被设置为非工作状态。根据故障的原因，如必要的话，该计算机系统被另一个计算机系统取代。如果无需替换该计算机系统，例如，则该系统根据需要被重新初始化并且被再次设置为工作状态。
在现有的锁步型容错计算机系统中，在将有故障的计算机系统恢复为工作状态的操作中，在初始设置阶段中，需要将被如此替换的有故障的计算机的存储器或备用侧的计算机的存储器的内容设置为与活动侧的有关计算机的存储器的内容相匹配。因此，需要将处于工作状态中的计算机系统的主存储器的全部数据复制到要恢复为工作状态的计算机系统的主存储器中。
在现有技术的锁步容错计算机系统中，在有故障的计算机系统被替换并且根据其发生故障的部件执行重新初始化后，停止工作状态中的计算机系统以将有故障的计算机系统恢复成工作状态(例如，参考日本专利申请特开No.2004-046455)。
也就是说，在现有的锁步容错计算机系统中，整个计算机系统需要长时间地停止操作，即三至五秒或分钟量级的时间，以将有故障的计算机系统恢复到工作状态，原因如下。
为了将有故障的计算机系统复位为工作的系统，当已经处于工作状态的计算机系统的主存储器的内容被复制到如上要恢复的计算机系统的主存储器中时，如果其他的计算机继续工作，则会产生使工作状态中的计算机系统的主存储器的内容毁坏的担忧。在复制源侧的计算机系统在复制操作期间继续操作的情况中，如果复制已经完成的地址的数据被更新，则工作状态中的计算机系统的主存储器的内容不能被适当地复制到要恢复到工作状态的计算机系统上。
为了消除困难，例如，日本专利申请特开No.2001-265750中已经提出了一种技术。根据该技术，准备寄存器来保存复制结束的区域的地址。在发生写指令时，校验指令的地址以确定该地址指定的区域是否已经完成了复制。如果被请求的写指令具有复制操作已经结束的区域的地址，则该地址被存储到寄存器中。在已经完全进行了存储器复制之后，从寄存器获得该地址，以从该区域读取数据。然后数据被传送到传送目的地的计算机。
在现有的锁步型容错计算机系统中，当因故障从容错计算机系统分离的计算机系统被恢复到工作状态时，在工作中的其他计算机系统也被立即停止，以进行主存储器复制。由于目前计算机系统的存储器具有几十亿字节的存储容量，因此整个存储器复制要占用很长时间。这会导致系统操作停止很长时间的问题。为了解决这个问题，已经提出了一种技术，其中当限制活动侧中的计算机系统的存储器访问时，主存储器的内容被从活动侧复制到要恢复的备用侧的计算机系统中，其中在活动侧，容错计算机系统正常地工作。然而，这会产生对于软件需要特殊的处理并且在连续地执行处理的计算机系统中性能会显著地降低的问题。
根据日本专利申请特开No.2001-265750中描述的方法，在要开始存储器读操作以执行存储器复制的情况中，如果对于存储器读操作的地址发出存储器写指令，则存储器写操作可能继续进行(go ahead)。因此，不能保证传送源的存储器内容被完全发送到传送目的地存储器。在该方法中，由于数据是从已经执行了存储器写的地址的区域读取并然后被传送到目的地，因此会出现写数据的传送占用很长时间的问题。
发明内容
因此，为了解决上述问题的本发明的第一个目的是完成恢复备用侧的计算机系统的处理，而不停止活动侧的计算机系统的操作。本发明的第二个目的是摆脱对软件进行特殊处理的需要。本发明的第三个目的是在备用侧的计算机的恢复期间，抑制活动侧的计算机系统的性能的降低。本发明的第四个目的是通过尽可能少的处理步骤完成数据传送，从而在短时间内实现计算机系统的同步。
根据本发明为了达到上述目的，提供了一种包括多个计算机系统的容错计算机系统，每个计算机系统都包括一个或多个处理器、主存储器、路由控制器、同步(sync)控制器以及桥路，该桥路使处理器、主存储器、路由控制器以及同步控制器相互连接，以控制各组成元件。各计算机系统是同步的并且处理相同的指令串。当第一计算机系统的主存储器的数据被复制到第二计算机系统的主存储器中时，从主存储器经由同步控制器读取数据以传送到第二计算机系统的同步控制器。路由控制器包括存储器访问监视单元，其包括计数模块，当从主存储器经由同步控制器读取数据时，该计数模块确定读操作的处理状态；以及地址比较器，当处理器发出写指令时，其将计数模块的计数值与由写指令执行的写操作的地址(写地址)进行比较。当处理器在使处于非工作状态的计算机系统(备用计算机系统)和处于工作状态的计算机系统(活动计算机系统)同步期间发出对于主存储器的写指令时，活动计算机系统的主存储器的数据被顺序地传送到备用计算机系统；根据由地址比较器执行的比较的结果，存储器访问监视单元仅将数据读操作已经完成的地址的写数据和当前正在执行的数据读操作的地址的写数据传送到活动计算机系统的同步控制器。
根据本发明，提供一种容错计算机系统以达到上述目的。该系统包括多个计算机系统，每个计算机系统都包括一个或多个处理器、主存储器、路由控制器、同步控制器以及桥路，其使处理器、主存储器、路由控制器以及同步控制器相互连接，以控制各组成元件。各计算机系统是同步的并且处理相同的指令串。当第一计算机系统的主存储器的数据被复制到第二计算机系统的主存储器上时，从主存储器经由同步控制器读取数据以传送到第二计算机系统的同步控制器。该路由控制器包括存储器访问监视单元，其包括计数模块，当从主存储器经由同步控制器读取数据时，该计数模块确定读操作的处理状态；以及地址比较器，当处理器发出写指令时，其将计数模块的计数值与由写指令执行的写操作的写地址进行比较。当处理器在使备用计算机系统和活动计算机系统同步的操作期间发出对于主存储器的写指令时，活动计算机系统的主存储器的数据被顺序地传送到备用计算机系统；根据由地址比较器执行的比较的结果，如果写指令被发出到数据读操作完成或当前正在处理的数据读操作的地址，则存储器访问监视单元执行写指令并通知中断，并且同步控制器在执行如此通知的中断的中断处理操作中获得写数据。
根据本发明为了达到上述目的，提供了一种使用于容错计算机系统的备用计算机系统和活动计算机系统同步的同步方法，该容错计算机系统包括多个计算机系统，每个计算机系统都包括一个或多个处理器、主存储器、路由控制器、同步控制器以及桥路，其使处理器、主存储器、路由控制器以及同步控制器相互连接以控制各组成元件。各计算机系统同步并且处理相同的指令串。当活动计算机系统的主存储器的数据被复制到备用计算机系统的主存储器上时，如果写指令发出到数据传送操作完成的地址或读操作开始的地址，以将数据传送给备用计算机系统，则写指令的数据被传送到备用计算机系统，从而使备用计算机系统和活动计算机系统同步而不停止活动计算机系统。
根据本发明，得到的第一个优点是能够同步备用侧计算机系统而不停止活动侧计算机的操作，也就是，保持常规工作状态。
第二个优点是在活动侧，任何计算机系统对主存储器的写访问不受软件限制。因此，存储器访问无需特别地考虑软件。在同步操作中，能够以与常规操作几乎相同的方式来使用计算机。这使得能够保持软件控制的简单性。
第三个优点是由于存储器访问不受软件和固件限制，计算机系统的性能下降是受同步处理的存储器访问限制的。因此，和存储器访问在计算机系统中被禁止的情况相比，能够在相当短的时间内完全实现同步。
第四个优点是即使在同步处理期间发出对于主存储器的写指令，也能够最大限度地减少向备用侧的有关计算机系统的重复传送写指令的写数据。因此，这尽可能地抑制了系统性能的降低。
从下面的结合附图的详细说明中，本发明的目的和特征将更加清楚，其中图1是示出根据本发明的第一实施例的整体结构的示意框图；图2是示出根据本发明的第一实施例的桥路的结构的框图；
图3是示出第一实施例中存储器复制操作的进程的流程图；图4是示出第一实施例中当在存储器复制处理期间发出存储器写指令时处理的进程的流程图；图5是示出第一实施例中指令和数据的流向的流程图；图6是根据本发明的第二实施例的桥路的结构的框图；图7是示出第二实施例中存储器复制操作的进程的流程图；以及图8是示出第二实施例中当在存储器复制处理期间发出存储器写指令时处理的进程的流程图。
具体实施例方式现在参考附图，给出根据本发明的实施例的细节的说明。
第一实施例图1是示出根据本发明的第一实施例的整体结构的示意框图。在该结构中，相互连接组成元件的线是总线或布线，箭头表示信号的传送的方向。这也适用于图2和图6。从示出容错计算机系统100的图1中可以看出，系统100包括在结构上彼此基本相同的计算机系统101和计算机系统102。尽管该实施例包括两个计算机系统，但容错计算机系统还可以包括三个或更多的计算机系统。计算机系统101和102分别包括中央处理单(CPU)101和102以及CPU 201和202。尽管每个计算机系统都包括两个CPU，但计算机系统还可以包括一个CPU或三个以上的CPU。CPU 101和102(201，202)经由桥路11(21)连接到路由控制器12(22)。桥路11(21)包括路由控制器12(22)，同步控制器13(23)和输入输出(IO)控制器14(24)。路由控制器12(22)连接主存储器15(25)。IO控制器14(24)与IO单元16和17(26，27)耦合。
当计算机系统100处于常规操作时，计算机系统101和102相同步以执行基本相同的操作。也就是说，计算机系统101和102根据相同的时钟信号进行操作。CPU 101和102以及CPU 201和202分别同时地发出相同的指令。该指令被分别传送到桥路11和21。CPU经由桥路11和21分别访问主存储器15和25。同样，也会导致用于IO单元16和17以及IO单元26和27的控制操作。
从计算机系统101的CPU 101和102发出的部分指令经由路由控制模块12传送给计算机系统102的同步控制器23。此外，也从CPU 201和202发出的相同的指令，其经由路由控制器22传送给同步控制器13。同步控制器23确认从各CPU发出的指令之间的时序差异。相似地，同步控制器13确认从各CPU发出的指令之间的时序差异。
图2更详细地示出图1的桥路11的结构。然而，IO控制器在结构图中未示出。如图2所示，路由控制器12包括控制访问主存储器15的存储控制器121以及存储器访问监视模块122。尽管路由控制器12包括诸如总线控制器这样的其他控制器，但是这些组成元件并未示出。当在经由存储控制器121和同步控制器13从主存储器15向计算机系统102传送数据的处理期间从CPU发出存储器写指令时，存储器访问监视模块122控制存储器写指令的写数据向同步控制器13的传送。
存储器访问监视模块122包括读请求计数器1223，每当同步控制器13向存储控制器121发出读请求时，其计数值增加；读结束计数器1224，每当读操作完成时，其计数值增加；地址比较器1221，用于比较请求计数器1223的计数值和结束计数器1224的计数值；以及写数据传送和接收单元1222，用于向同步控制器13传送传送写数据。尽管数据能够按照升序或降序进行传送，但为了便于描述，在本申请中数据按照升序进行传送。
图3的流程图示出了在容错计算机系统100中，将主存储器15的数据传送到计算机系统102以恢复计算机系统102的进程的流程。图4所示的流程图是当在存储器复制处理期间发出存储器写指令时的处理的进程。图5的流程图示出了数据从主存储器15传送到计算机系统102的操作中的指令和数据的流向。在图中，读请求计数器和读结束计数器1223和1224具有计数值“5”。这表示地址6的数据正被传送。接下来参考图3至图5，说明容错计算机系统100的第一实施例中的计算机系统的同步进程。这里假定计算机系统101在活动侧而计算机系统102在备用侧，计算机系统101和102的角色是可以互换的。
在图3的流程图中，当在步骤S101计算机101的CPU发出同步开始指令到同步控制器13时，在步骤S102复位计数器1223和1224。然后同步控制器13发出存储请求以由此接收具有数据的读应答。数据被传送到计算机102，从而增加计数器1223和1224的计数值。此时，计数值是5，并且已经完成了直到地址5的存储器数据传送。当在步骤S103同步控制器13发出地址6的读请求到路由控制器12时，路由控制器12询问CPU在CPU的高速缓冲存储器中是否具有地址6的数据(图5中的a)。与来自CPU的响应无关，路由控制器12发出读请求到存储控制器121(图5中的b)。在步骤S104，更新读请求计数器1223并且启动主存储器读操作(图5中的c)。当在步骤S105发送读应答时(图5中的d)，读数据(数据A)在步骤S106被传送到同步控制器13。然后在步骤S107，更新读结束计数器1224，并且此后在步骤S108，读数据被传送到计算机系统102的同步控制器23(图5中的e)。在步骤S109，进行校验以确定主存储15的全部区域的数据是否已经被完全传送。如果仍然存在要传送的数据，则控制返回到步骤S103，以重复地执行上述处理过程。如果在步骤S109确定所有数据都被传送，则认为同步已经结束，因此存储器复制被终止。容错计算机系统100使用计算机系统101和102开始其常规操作。
顺便提及，图3所示的流程图的步骤S106和S107可以互换或被同时执行。
在图5的处理流程中，如果CPU在读请求计数器更新之前并且在读结束计数器更新之后发出存储器写指令，也就是说，当计数器具有相同的计数值时，来自CPU的存储器写指令比来自同步控制13的存储器读指令优先执行。因此，无需考虑位于已经执行存储器读操作的地址的数据被存储器写指令改变的问题。与此相反，在读请求计算器更新之后并且在读结束计数器更新之前的一段时间中，如果对读请求的地址发出存储器写指令，则可能出现已经进行读应答的地址的数据被写操作改变的情况。根据本发明，对于已经对其发出读请求的地址，在此时间段内暂时停止存储器写指令。
从图4可以看出，在等待状态期间，即在存储器复制操作的处理期间期待存储器写指令的状态中，如果在步骤S201 CPU发出存储器写指令到存储控制器121，则其写地址被传送到地址比较器1221。在步骤S202，进行校验以确定写地址是否是来自同步控制器13的读请求的地址。地址比较器1221将写地址和读请求计数器1223的计数值以及读结束计数器1224的计数值相比较。如果写地址大于请求计数器1223的计数值，则认为写指令的地址未被任何读请求使用。因此，在步骤S203，向存储控制器121授予存储器写许可，然后处理返回到等待状态。当地址比较器1221在步骤S202确定写地址等于或小于读结束计数器1224的计数值时，则认为写指令被发出到存储器复制已经结束的地址。写数据在步骤S204经由写数据传送和接收模块1222传送到同步控制器13。在步骤S205，同步控制器13发送写数据到计算机系统102的同步控制器23。然后，在步骤S203，同步控制器13授予存储器写许可给存储控制器122，并返回到等待状态。
当地址比较器1221在步骤S202检测到写地址等于读请求计数器1223的计数值并大于读结束计数器1224的计数值时，则认为写指令被发出到当前正在处理存储器读操作的地址。因此，在步骤S206，控制等待结束计数器1224的计数值被更新的事件，然后转到步骤S204。假定读请求计数器1223具有计数值5而读结束计数器1224具有计数值6。当如图5中f所示的那样发出写指令(具有数据B)时，处理等待读结束计数器1224被更新的事件。其后，如图5中g所示那样，数据经由传送和接收单元1222和同步控制器13传送到计算机系统102的同步控制器23(步骤S204和S205)。因此，在步骤S203，系统授予存储器写许可给存储控制器121(如图5中h所示的那样执行存储器写操作)，然后返回到等待状态。
在图4的流程图中，步骤S106和S107的顺序可以互换，或者可以同时执行步骤S106和S107。
第二实施例图6示出了根据本发明的桥路11的第二实施例的结构的框图。第二实施例的整体结构基本上与第一实施例相同。在图6中，等效于图2的第一实施例的组成元件被赋予相同的参考标记，因此避免了桥路11的重复说明。在第二实施例中，读结束计数器没有被使用而仅使用了读请求计数器1223。
图7的操作流程示出第二实施例中将数据从主存储器15传送到作为备用侧的计算机系统102的进程。
当在步骤S301计算机系统101的CPU发出同步开始指令到同步控制器13时，在步骤S302复位读请求计数器1223。然后在步骤S303，同步控制器13发出读请求到存储控制器121。在步骤S304，更新读请求计数器1223并且启动主存储器读操作。当步骤S305进行读数据应答时，在步骤S306读数据被传送到同步控制器13。然后在步骤S307读数据被传送到计算机系统102的同步控制器23。在步骤S308，进行校验以确定中断是否被通知。如果中断未被通知，则在步骤S310进行校验以确定主存储器15的全部区域的数据是否已经被传送。如果仍然存在要被传送的数据，则控制返回到步骤S303以再次执行上述处理。
如果在步骤S308确定中断已经被通知，则控制进行到步骤S309以执行中断处理。在处理中，在步骤S3091，写数据经由写数据传送和接收模块1222传送到同步控制器13。在步骤S3092，写数据被传送到计算机系统102的同步控制器23，从而终止中断处理。如果在步骤S310检测到主存储器15的数据已经被完全传送，则该系统认为同步完成而终止复制处理。
图8示出当在存储器复制处理期间发布存储器写指令时，桥路11中处理的进程的流程图。在等待状态中，当CPU在步骤S401发出存储器写指令到存储控制器121时，指令的写地址被传送到地址比较器1221。在步骤S402，比较器1221进行校验以确定该地址是否已经被同步控制器13请求用于读请求。比较器1221将写地址和读请求计数器1223的计数值相比较。如果写地址大于计数器1223的计数值，则比较器1221认为写请求的地址未被读请求指定，并在步骤S403允许存储控制器121进行存储器写，然后返回到等待状态。如果比较器1221在步骤S402确定写地址等于或小于计数器1223的计数值，则比较器1221认为写请求是向读请求已经指定的地址发出的。因此，地址比较器1221在步骤S403授予存储器写许可给存储控制器122，并在步骤S405通知中断，然后返回到等待状态。
在图8的流程图中，步骤S404和S405的执行顺序可以互换，或可以同时执行。
尽管第二实施例仅包括读请求计数器，但是该实施例还可以除去读请求计数器而仅包括读结束计数器。在这种结构中，上面描述的方法通过将读结束计数器的计数值加1来执行。
尽管已经通过参考特定示例实施例说明了本发明，但是本发明并不被那些实施例限制，而是仅由权利要求限制。应当理解，本领域的技术人员可以对上述实施例进行改变或修改，而不脱离本发明的精神和范围。
权利要求
1.一种容错计算机系统，其包括多个计算机系统，每个计算机系统包括一个或多个处理器；主存储器；路由控制器；同步控制器；以及桥路，其使处理器、主存储器、路由控制器以及同步控制器相互连接以控制各组成元件，其中各计算机系统是同步的并且处理相同的指令串，其中当第一计算机系统的主存储器的数据被复制到第二计算机系统的主存储器上时，从主存储器经由同步控制器读取数据，以传送到第二计算机系统的同步控制器；路由控制器包括存储器访问监视单元，其包括计数模块，当从主存储器经由同步控制器读取数据时，该计数模块确定读操作的处理状态；以及地址比较器，当处理器发出写指令时，其将计数模块的计数值与由写指令执行的写操作的写地址进行比较；以及当处理器在使处于非工作状态的备用计算机系统和处于工作状态的活动计算机系统同步的操作期间发出对于主存储器的写指令时，活动计算机系统的主存储器的数据被顺序传送到备用计算机系统；根据地址比较器执行的比较的结果，存储器访问监视单元仅将数据读操作已经完成的地址的写数据和当前正在执行数据读操作的地址的写数据传送到活动计算机系统的同步控制器。
2.根据权利要求1的容错计算机系统，其中计数模块包括读请求计数器，用于存储数据读操作被启动的数据的地址；以及读结束计数器，用于存储数据读操作被完成的数据的地址。
3.根据权利要求2的容错计算机系统，其中在地址比较器确定写地址是未发出读请求的地址的情况中，只有存储器写操作被许可；在地址比较器确定写地址是完成数据读操作的地址的情况中，存储器写操作被许可并且写数据被传送到同步控制器；以及在除了上面描述的情况以外的任何情况中，在当前处理中的数据读操作结束之后，存储器写操作被许可，并且写数据被传送到同步控制器。
4.根据权利要求2的容错计算机系统，其中在由读结束计数器的计数值改变的时刻所确定的时刻，写数据被传送到同步控制器。
5.一种容错计算机系统，其包括多个计算机系统，每个计算机系统包括一个或多个处理器；主存储器；路由控制器；同步控制器；以及桥路，其使处理器、主存储器、路由控制器、同步控制器相互连接以控制各组成元件，其中各计算机系统是同步的并且处理相同的指令串，其中当第一计算机系统的主存储器的数据被复制到第二计算机系统的主存储器上时，从主存储器经由同步控制器读取数据，以传送到第二计算机系统的同步控制器；路由控制器包括存储器访问监视单元，其包括计数模块，当从主存储器经由同步控制器读取数据时，该计数模块确定读操作的处理状态；以及地址比较器，当处理器发出写指令时，其将计数模块的计数值与由写指令执行的写操作的写地址进行比较；以及当处理器在使备用计算机系统和活动计算机系统同步的操作期间发出对于主存储器的写指令时，活动计算机系统的主存储器的数据被顺序传送到备用计算机系统；根据地址比较器执行的比较的结果，如果写指令被发出到完成数据读操作的地址或当前正在处理中的数据读操作的地址，则存储器访问监视单元执行写指令并通知中断，并且同步控制器在执行如此通知的中断的中断处理的操作中获得写数据。
6.根据权利要求5的容错计算机系统，其中计数模块包括读请求计数器，用于存储数据读操作被启动的数据的地址；以及读结束计数器，用于存储数据读操作被完成的数据的地址。
7.根据权利要求5的容错计算机系统，其中如果地址比较器确定写地址是同步控制器未发出读请求的地址，则只有写指令被许可而不通知中断。
8.根据权利要求5的容错计算机系统，其中由存储器访问监视单元通知的中断是在当前处理的数据读操作结束之后并在下一个数据读操作开始之前执行的。
9.一种使用于容错计算机系统的备用计算机系统和活动计算机系统同步的同步方法，该容错计算机系统包括多个计算机系统，每个计算机系统都包括一个或多个处理器、主存储器、路由控制器、同步控制器，以及桥路，该桥路使处理器、主存储器、路由控制器以及同步控制器相互连接以控制各组成元件，其中各计算机系统以与时钟信号同步的时序来处理一个相同的指令串，其中当活动计算机系统的主存储器的数据被复制到备用计算机系统的主存储器上时，如果写指令被发出到完成数据传送操作的地址或开始读操作的地址以将数据传送给备用计算机系统，则写指令的数据被传送到备用计算机系统，从而使备用计算机系统和活动计算机系统同步而不停止活动计算机系统。
10.根据权利要求9的使备用计算机系统和活动计算机系统同步的同步方法，其中写指令的数据被传送到备用计算机系统而不使用主存储器。
11.根据权利要求9的使备用计算机系统和活动计算机系统同步的同步方法，其中当活动计算机系统的主存储器的数据被复制到备用计算机系统的主存储器上时，容错计算机系统从主存储器经由同步控制器读取数据并将数据传送到备用计算机系统的同步控制器。
12.根据权利要求9的使备用计算机系统和活动计算机系统同步的同步方法，其中路由控制器包括存储器访问监视单元，其包括计数模块，当从主存储器经由同步控制器读取数据时，该计数模块确定读操作的处理状态；以及地址比较器，当处理器发出写指令时，其将计数模块的计数值与由写指令执行的写操作的地址进行比较。
全文摘要
每当同步控制器顺序地发出读请求到存储控制器时，第一计数器的计数值增加。当对于读请求执行读操作时，第二计数器的计数值增加，并且数据被传送到备用计算机。如果在存储器复制操作期间发出存储器写指令，则地址比较器将存储器写指令的写地址和第一以及第二计数器的计数值相比较。如果写地址大于计数值，则存储器写操作被允许。如果写地址等于第一计数器的计数值，则处理等待数据读操作的终止。否则，写操作立即被允许并且写数据被传送到同步控制器。因此，在活动侧的存储器的数据被复制到备用计算机上而不停止系统操作。
文档编号G06F11/16GK1790285SQ20051013392
公开日2006年6月21日 申请日期2005年12月19日 优先权日2004年12月17日
发明者杉本基浩 申请人:日本电气株式会社