用于页内程序计数器相对或绝对地址转移指令的转换后备缓冲器(tlb)访问抑制的制作方法

专利名称：：用于页内程序计数器相对或绝对地址转移指令的转换后备缓冲器(tlb)访问抑制的制作方法
技术领域：
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背景技术：
：本发明大体而言涉及处理器领域，且具体而言，涉及通过抑制其中转移目标地址可根据转移指令(branchinstruction)地址或转移指令本身来确定的页内转移的TLB访问来降低处理器内的功率消耗的方法。便携式电子装置已成为现代生活中无处不在的装备。便携式电子装置的两个经久不变的趋势是功能越来越强且尺寸越来越小。越来越强的功能需要越来越强的计算能力一具体而言，越来越快和更强大的处理器。除提供先进的特征和功能(其需要更快的处理器)夕卜，便携式电子装置本身的尺寸和重量也不断地缩减。该趋势的主要影响是用于向装置中的处理器和其他电子器件供电的电池的尺寸越来越小。尽管电池技术的前进可部分抵消这一问题，但是越来越小的电池尺寸提出降低便携式电子装置电子器件的功率预算一且具体而言降低处理器所用功率的要求。相应地，对于诸如便携式电子装置等许多应用来说，需要进行处理器改良来提高性能及/或降低功率消耗。现代处理器通常采用如下存储器体系靠近处理器布置少量快速、昂贵的存储器，辅之以大量较慢、便宜的存储器一其距处理器稍微远一些。通常将大的主存储器划分为称为页的逻辑单元。页内的所有数据或指令通常具有相同的属性，所述相同的属性定义共同特性，通过许可限制访问等等。页属性通常存储在转换后备缓冲器(TranslationLookasideBuffer,TLB)内。通常，对于每次指令提取，处理器应通过TLB传递指令地址，以验证程序具有访问和执行该指令的许可。检验诸如TLB内的许可等属性会消耗功率。由于一页内的每个指令均具有相同的属性，且因此具有相同的许可，因此一旦该页上的一个指令通过TLB得到验证，则可提取同一页上的所有其他指令而无须检验TLB属性。例如，在所属领域中已知，可旁路继先前检验过的指令之后执行的指令的TLB属性检验，直至后继指令跨越页边界为止。类似地，可有益地旁路未离开页的转移目标的TLB属性检验。下一条指令所取自的转移目标地址的计算和转移目标地址的选择通常是转移指令的关键路径，且是确定机器周期时间的限制性因素。如果目标地址与指令地址位于相同的页内，则可避免转移目标地址的TLB属性检验。但是，比较转移目标地址与TLB上次检验的地址以确定转移目标地址是否与TLB检验的上一个地址位于相同的页内可能会通过向关键路径增加延时来延长周期时间。另外，由于必须在每次执行转移指令时进行计算，计算所消耗的额外功率将会抵消通过旁路经确定位于相同页上的目标和指令地址的TLB属性检验所节省的功率消耗。对于可根据转移指令地址及/或转移指令本身来确定转移目标地址的转移，预解码器可计算转移目标地址，并将其与转移指令地址进行比较，以确定这两个地址是否位于相同的存储器页内。可将反映该条件的转移目标相同页位存储在指令高速缓存内并将其与转移指令关联。在指令执行时，如果进行转移，则可根据转移目标相同页位来抑制检验转移目标地址的许可的TLB访问。本发明涉及降低流水线式处理器内的功率消耗的方法。在解码流水线内的转移指令之前，检测与转移指令地址位于相同的存储器页内的PC-相对或绝对地址转移指令的目标地址。此后在由目标地址取指令时，根据该检测抑制TLB访问。本发明还涉及降低处理器内的功率消耗的方法。对与转移指令地址位于相同的存储器页内的PC-相对或绝对地址转移指令的目标地址进行一次检测。存储该检测的指示符。在转移指令的第一次执行过程中，在取目标地址时，根据该指示符抑制TLB访问。另外，在转移指令的第二次执行过程中，在取目标地址时，根据该指示符抑制TLB访问。本发明还涉及处理器。处理器包括页驻留检测逻辑，其产生PC-相对或绝对地址转移指令的目标地址与转移指令地址位于相同的存储器页内的指示。处理器还包括存储该指示的存储器，以及在指令提取时产生存储器访问许可信息的TLB，其中在执行转移指令时，在自目标地址取指令时根据该指示抑制TLB。本发明进一步涉及处理器。处理器包括访问处理器外部的存储器的存储器接口，所述存储器组织成逻辑页。处理器还包括与存储器接口为数据传送关系的高速缓冲存储器，所述高速缓冲存储器存储指令。处理器进一步包括置于存储器接口和高速缓冲存储器之间的预解码器，所述预解码器在将指令存储于高速缓冲存储器内之前计算PC-相对或绝对地址转移指令的转移目标地址。
发明内容图1为流水线式处理器的功能性方块图。图2为ITLB(指令侧转换后备缓冲器)、指令高速缓存和部分处理器流水线的功能性方块图。具体实施例方式图1描绘代表性处理器10的功能性方块图。处理器10根据控制逻辑14执行指令执行流水线12内的指令。所述流水线包括组织成管道阶段的各种寄存器或锁存器16，以及一个或多个算术逻辑单元(ALU)18。通用寄存器(GPR)文件20提供构成存储器体系的顶层的寄存器。流水线自指令高速缓存22提取指令，存储器寻址和许可由指令侧转换后备缓冲器(ITLB)24来管理，且视情况由预解码器21进行指令的某些初始解码。自数据高速缓存26访问数据，其中存储器寻址和许可是由主转换后备缓冲器(TLB)28来管理。在各种实施例中，ITLB可包括部分TLB的副本。或者，可将ITLB与TLB集成。类似地，在处理器10的各种实施例中，可将I-高速缓存22和D-高速缓存26集成或联合。在存储器接口30的控制下，在I-高速缓存22及/或D-高速缓存26内未命中会引发对主(片外)存储器32的访问。处理器10可包括输入/输出(I/O)接口34，其控制对各个外部设备36的访问。所属领域的技术人员将认识到，可以对处理器10进行多种变化。例如，处理器10可包括用于I或D高速缓存二者或其中任何一者的第二级(L2)高速缓存。另外，可将所描绘的处理器10内的一个或多个方块自某个实施例省略。许多程序的编写都仿佛执行上述程序的计算机具有非常大的量的(理想的，无限的)快速存储器。大多数的现代处理器通过采用存储器类型体系来模拟这种理想条件，每个存储器类型具有不同的速度和成本特性。所述体系中的存储器类型从位于顶层的非常快且非常贵的存储类型变化为位于较低层的逐渐减慢但是更为经济的存储类型。典型的处理器存储器体系可包括以下各者位于顶层的在处理器(门)内的寄存器20;辅之以一个或多个片上高速缓存22、26(SRAM);可能有片外高速缓存(SRAM)(未示出)；主存储器32(DRAM);磁盘存储(磁媒体)(未示出)；及位于最低层的磁带或CD(磁或光媒体)。大多数便携式电子装置具有有限的(如果有)磁盘存储，且因此主存储器32(通常尺寸有限)在存储器体系中处于最低层。在计算机存储器体系中，每个较低的层均保持驻留在较高层内的数据的完整(但是可能失效)的副本。即，存储在较高层内的数据重复存储在较低层内的数据。由于较小、较高层的存储可映射至较大、较低层存储器内的多个位置，因此需要映射方案,以在体系的层之间转换地址。大多数处理器在非常大、概念上连续的虚拟地址空间内运行。主存储器32通过由硬件和系统参数来约束的物理地址空间来访问。置于处理器核和主存储器之间的高速缓存22、26可完全通过虚拟地址、完全通过物理地址或组合方式(例如通过使用虚拟索引和物理标签)来访问。然而，无论高速缓存的配置如何，最终必须将地址由虚拟地址空间转换为物理地址空间。另外，许多操作系统通过给予各程序单独的虚拟地址空间而将各程序彼此隔离，在所述单独的虚拟地址空间内，允许程序使用由指令集架构所规定的整个地址范围。然而，在系统中可获得的实际物理存储器的大小通常远远小于程序在其虚拟地址空间内可寻址的大小。所属领域的技术人员熟知，地址的虚拟-物理映射可用于以程序可在有限的物理存储器内运行的方式来管理对有限的物理存储器的访问。由操作系统进行的存储器管理与诸如TLB等专门的存储器管理硬件相结合可阻止程序盖写彼此的数据。存储器管理还可通过阻止一个进程读取另一个程序的数据来提供安全。存储器管理可通过拒绝用户级程序访问管理级数据结构来提高可靠性。如果盖写诸如操作系统分配表和参数等管理级数据结构，则可导致系统崩溃。虚拟及物理地址空间均划分为称为页的单元且以称为页的单元来管理。通常在每页基础上将许可属性赋值给存储器32。TLB28执行虚拟-物理存储器地址转换，且另外保持虚拟地址所映射的物理存储器页的许可信息和其他属性。对于指令，相同的任务由ITLB24执行。布髙速缓存以物理方式进行索引及/或标记的情况下，必须为每个高速缓存访问进行处理器虚拟地址转换。对于以虚拟方式进行索引和标记的高速缓存，不需要为每个高速缓存访问进行地址转换，但是，通常在处理器10每次访问存储器32时均会咨询TLB28，以检验与其中驻留所请求的数据的页相关联的许可信息，并获取映射至请求虚拟地址的物理地址。这包括为提取指令而检验ITLB24，以验证程序具有该页的执行许可。在所属领域内已知几种用于减少ITLB访问的技术，这些技术可相应地节省功率。例如，在顺序访问中，所有的访问将位于相同的页内，直至跨越页边界。顺序访问检测取决于页尺寸。在逻辑上可将存储器地址划分成页号和页偏移，如以下在表l中所描绘<table>tableseeoriginaldocumentpage8</column></row><table>页号由ITLB24进行转换。页偏移是相对于页的偏移，其对于虚拟和物理地址而言是相同的；通常不对页偏移位进行转换。页偏移包括页尺寸内的地址存储器所必需的多个位。例如，对于4K页的32-位地址，页号将包括地址位[31:12]和页偏移位[11:0]。在一系列的顺序访问期间，对页号字段的最低位(LSB)进行监视，以检测页边界跨越。在上述实例中，在顺序访问期间，当地址位12切换时，处理器10确定已跨越页边界，且使用切换后的地址位12的第一次存储器访问将通过ITLB24来转换，以检验新页的访问许可。对于可能转移以从不同的页上提取指令但是页号字段的LSB(即位12)相同的转移指令而言，页跨越更难以断定。因此，监视页号字段的LSB不足以确定转移指令是否已跨越页边界。在计算转移目标地址(BTA)时，可将对应于页号的位字段(即BTA[31:12])与转移指令地址(BIA)的对应位(即BIA[31:12])进行比较。如果两个地址字段相同，则转移目标与转移指令位于相同的页内，且不需要咨询ITLB24来获取BTA的许可信息，因为其将与BIA的许可信息相同。然而，在将BTA呈现给ITLB24之前，为下一个指令地址计算BTA并在无数个选择中对其进行选取通常是在处理器数据流内的关键定时路径上进行。执行另一个20-位比较会要求增加机器周期时间，如果BTA和BIA位于相同的页内，则由此导致的性能降低幅度要大于避免ITLB24检查所产生的潜在的功率节省的调整幅度。在转移目标地址与转移指令本身的地址位于相同的存储器页内时，可根据转移指令地址及/或转移指令本身来确定转移目标地址，根据本发明的实施例，对于上述转移指令，将抑制对ITLB24的访问。在本文中所揭示和主张的处理器和方法通过抑制大量的用于转移指令执行的ITLB24访问来降低功率消耗。在某些程序中，在每4到6个指令中就会遇到转移，因此仅这一个方面即意味着显著的功率管理改善。另外，本发明通过对转移目标地址可根据转移指令地址或转移指令本身来确定的任何指令仅执行一次BTA/BIA比较来节省功率，而不是在每次从指令高速缓存22向外执行该指令时都进行BTA/BIA比较。最后，本发明通过消除下一条指令的计算和选择的关键路径的BTA/BIA比较实现上述功率节省，而不影响机器周期时间。预解码器21在流水线式处理器10中的使用是众所周知的。通过在主存储器32访问指令时对指令进行检查可进行某些初步的解码操作，且可将所得到的关于该指令的某些信息与指令一起存储在指令高速缓存22内。在随后将指令提取到流水线12内且对其进行解码时，预解码信息可通过卸载某些指令解码任务来实现解码器的简化。在本发明的一个实施例中，指令预解码器21计算转移目标地址可根据转移指令地址及/或转移指令本身来确定的转移指令的转移目标地址或BTA。预解码器21将BTA与转移指令地址或BIA进行比较，并将"转移目标相同页"位46(BTSP)与转移指令一起存储在指令高速缓存22内，且可能存储其他预解码信息44。在转移指令随后由指令高速缓存22提取且执行(通常多次)时，BTSP位46抑制ITLB24且排除ITLB24先前提供的许可信息的更新。转移目标地址可根据转移指令地址及/或转移指令本身来确定的转移指令包括程序计数器(PC)相对转移和绝对地址转移。PC-相对转移指令包括转移位移(BDSP)字段一其为转移指令本身的部分。PC-相对转移指令的BTA通过将BDSP与转移指令的BIA相加来计算。艮口，BTA=BIA+BDSP(1)绝对地址转移包含一个字段内的转移目标地址部分，所述字段是指令本身的一部分。通常需要将该字段扩展到地址总线的尺寸，然后将其与地址总线对齐，以产生BTA。图2以功能性方块图的形式描绘指令高速缓存22、ITLB24和处理器10的部分流水线12的细节。当在指令高速缓存22内出现指令提取未命中且从主存储器32找回指令时(见图1)，预解码器21可在将指令置于指令高速缓存22内之前部分地解码该指令。预解码器可预解码包含在行填充缓冲器40内的一组指令。预解码器21还可自LFA寄存器42接收行填充地址。这些寄存器可构成存储器接口30的一部分(见图1。)预解码器21为所述领域的技术人员所知。预解码器部分地解码指令，并可将关于指令的部分解码信息置于指令高速缓存22内，如预解码位44所示。预解码信息可包括(例如)可变长度指令的长度。预解码位44协助流水线12中的解码逻辑48将指令完全解码。根据本发明的一个实施例，在预解码器21中计算PC-相对或绝对地址转移指令的转移目标地址(BTA)，并将其与转移指令的转移指令地址(BIA)进行比较。可根据以下方程式由行填充地址(LFA)和转移行索引(BLI)或转移指令相对于高速缓存行的偏移(例如行填充缓冲器的内容)来计算BIA:BIA=LFA+BLI(2)预解码器21还自PC-相对转移指令提取转移位移(BDSP)，并根据方程式(1)计算BTA，或根据指令本身内的用于绝对地址转移的字段形成BTA。然后通过比较BTA和BIA的包括页号的部分来判断BTA和BIA是否位于相同的存储器页内。例如，在页尺寸为4K的32位存储器系统中，页号包括高20位(见表I)。可利用以下方程式来确定转移目标相同页(BTSP)位(或可赋予其相反的含意)如果(BTA[32:12]==BIA[32:12])贝廿BTSP二1;否贝ljBTSP=0(3)表示方程式(3)的一种硬件描述语言为BTSP=~I(BTA[32:12]-BIA[32:12])(4)即，当页号的数字差值为零时，页号相等。在方程式(4)中利用归约-OR运算和逆运算来描绘零检测。预解码器21将BTSP位46与Pq-相对或绝对地址转移指令一起置于指令高速缓存22内，并将位46与该指令关联。对于根据寄存器的内容来获取或计算BTA的指令(即，非PC-相对或绝对地址转移指令)，在流水线12内实际产生BTA的执行阶段之前，无法得知关于BTA的任何情况。相应地，对于非PC-相对或绝对地址转移指令，预解码器21可强制BTSP位46指示页跨越，如果转移评价为进行且己提取转移目标指令，则预解码器21强制BTSP位46指示页跨越将产生ITLB24访问。由此确保检验此类转移的访问许可。当从指令高速缓存22提取PC-相对或绝对地址转移指令时，也提取其关联的BTSP位46，并存储在例如解码管道阶段锁存器50内。BTSP位46随后当在提取目标地址时将BTA提供给ITLB24时，例如在启动输入端处抑制ITLB24。解码锁存器50内跟随在BTSP位46之后的断行指示在运行中，BTSP位46随转移指令流下流水线，且实际在执行管道阶段呈现给ITLB24启动输入。流水线12的具体构架与本论述无关，且因此在图2中省略了流水线12的进一步的阶段的细节。除抑制ITLB24之夕卜，BTSP位46还阻止XLT锁存器52的更新，XLT锁存器52存储自ITLB24输出的属性。因此，转移目标指令提取将使用先前锁存的相同属性，其对应于位于相同存储器页内的先前指令的属性。图2描绘虚拟地址VA[32:0]，虚拟地址VA[32:0]索引ITLB24和指令高速缓存22二者。对于以虚拟方式进行索引和标记的指令高速缓存22，情况是这样。或者，可以物理方式对指令高速缓存22进行索引和标记，在这种情况下，ITLB24将虚拟地址转换为物理地址PA[32:0]，并将所述物理地址提供给指令高速缓存22，如图2中的虚线所示。作为另一个替代方案，在以虚拟方式对高速缓存22进行索引且以物理方式对其进行标记的情况下，可存在两个地址路径。通过如下所述的多种方法节省功率在预解码器21内执行用于PC-相对或绝对地址转移指令的转移目标地址产生，并执行与转移指令地址的页比较；并将结果存储在指令高速缓存22内。首先，在自与转移指令本身相同的页提取转移目标指令时，不需要访问1TLB24来进行许可验证。其次，用于执行计算的功率仅消耗一次。将结果存储在指令高速缓存22内的BTSP位46内，以在每次执行指令时都检索该BTSP位46。由于对于指令高速缓存来说，高达90%的点击率是常见的，因此有可能PC-相对和绝对地址转移指令将执行多次。相对于在每次执行指令时均进行计算，存储单次计算的结果意味着显著的功率节省。事实上，由于转移指令从高速缓存向外执行多次，因此即使在预解码器22内执行地址产生和比较需要多个周期，该过程仍然会实现显著的功率节省。最后，从转移目标地址产生和选择的关键路径中消除BTA和BIA比较，由此通过允许较短的周期时间来改善性能。所属领域的技术人员将认识到，处理器10仅为代表性处理器。存在处理器构架和设计的广泛变体，且可在本发明的范围内进行大量的变化。例如，可将指令高速缓存22和数据高速缓存26组合或联合成单个髙速缓存。或者，可使用一个或多个附加高速缓存，所述一个或多个附加高速缓存可分层或与高速缓存22、26呈对等关系。类似地，可将ITLB24与TLB28组合，或处理器可使用数据侧DTLB。尽管在本文中参照本发明的某些特征、方面和实施例对本发明进行了描述，但是显而易见的是，在本发明的广泛范围内可实现大量的变化、修改和其他实施例，且相应地，所有的变化、修改和实施例均视为属于本发明的范围。因此，在任何方面均应将所呈现的实施例理解为描述性实施例而非限制性实施例，且包含在所追加的权利要求的含义和等效范围内的所有改变均涵盖在所追加的权利要求范围内。权利要求1、一种降低流水线式处理器内的功率消耗的方法，其包括在对流水线内的PC-相对或绝对地址转移指令进行解码之前，检测所述转移指令的目标地址是与转移指令地址位于相同的存储器页内；及响应于所述检测，在自所述目标地址提取指令时，抑制TLB访问。2、如权利要求1所述的方法，其中检测PC-相对或绝对转移指令的所述目标地址是与所述转移指令地址位于相同的存储器页内包括在将所述转移指令置于高速缓存内之前检测所述相同页状态。3、如权利要求2所述的方法，其中所述高速缓存包括与所述转移指令相关联的转移目标相同页位，所述转移目标相同页位指示所述相同页状态。4、如权利要求3所述的方法，其中响应于所述检测在自所述目标地址提取指令时抑制TLB访问包括响应于所述转移目标相同页位，在提取所述指令时禁用所述TLB。5、如权利要求4所述的方法，其进一步包括响应于所述转移目标相同页位禁止对保存所述TLB的前一输出的寄存器进行更新。6、如权利要求1所述的方法，其中检测PC-相对或绝对地址转移指令的所述目标地址是与所述转移指令地址位于相同的存储器页内包括计算所述转移指令的转移目标地址；将所述转移目标地址的页号部分与所述转移指令地址的对应的页号部分进行比较；及在所述转移目标地址与所述转移指令地址的页号部分相同时，检测相同页状态。7、如权利要求6所述的方法，其中在所述转移目标地址与所述转移指令地址的页号部分相同时检测相同页状态包括将一个所述页号部分从另一个中减去，且对结果进行规约OR和逆运算。8、如权利要求6所述的方法，其中计算所述转移指令的转移目标地址包括将转移位移加至所述转移指令地址。9、如权利要求6所述的方法，其中计算所述转移指令的转移目标地址包括自所述转移指令抽取所述转移目标地址的一部分。10、如权利要求9所述的方法，其进一步包括扩展所述转移目标地址并将其与地址总线对齐。11、如权利要求6所述的方法，其中计算所述转移指令的转移指令地址包括将转移行索弓I加至行填充地址。12、一种降低处理器的功率消耗的方法，其包括检测PC-相对或绝对地址转移指令的目标地址是与转移指令地址位于相同的存储器页内；存储所述检测的指示符；响应于所述指示符，在所述转移指令的第一次执行期间，在提取所述目标地址时抑制TLB访问；及响应于所述指示符，在所述转移指令的第二次执行期间，在提取所述目标地址时抑制TLB访问。13、如权利要求12所述的方法，其进一步包括将所述转移指令存储在高速缓存内。14、如权利要求13所述的方法，其中存储所述检测的指示符包括将与所述转移指令相关联的转移目标相同页位存储在所述高速缓存内。15、如权利要求14所述的方法，其进一步包括在所述转移指令的所述第二次执行之前，自所述高速缓存读取所述转移指令和所述转移目标相同页位。16、一种处理器，其包括-页驻留检测逻辑，其产生对于PC-相对或绝对地址转移指令的目标地址是与转移指令地址位于相同的存储器页内的指示；存储器，其存储所述指示；及TLB，其在指令提取时产生存储器访问许可信息，在执行所述转移指令时，在提取位于所述目标地址的指令时响应于所述指示抑制所述TLB。17、如权利要求16所述的处理器，其进一步包括高速缓存，其存储所述转移指令和与所述转移指令相关联的所述指示；及指令执行流水线，其自所述高速缓存提取所述转移指令和所述指示，并执行所述转移指令。18、一种处理器，其包括存储器接口，其访问所述处理器外部的存储器，所述存储器组织为逻辑页；高速缓冲存储器，其与所述存储器接口为数据传送关系，所述高速缓冲存储器存储指令；及预解码器，其夹置于所述存储器接口与所述高速缓冲存储器之间，所述预解码器在将所述指令存储于所述高速缓冲存储器内之前计算PC-相对或绝对地址转移指令的转移目标地址。19、如权利要求18所述的处理器，其中所述预解码器另外将所述转移目标地址的至少一部分与所述PC-相对或绝对地址转移指令的地址的至少一部分进行比较，以确定所述地址是否位于相同的存储器页内。20、如权利要求19所述的处理器，其中所述预解码器存储转移目标相同页位，所述转移目标相同页位指示所述地址是否位于所述高速缓冲存储器内的相同存储器页内，所述位与所述PC-相对或绝对地址转移指令相关联。21、如权利要求20所述的处理器，其进一步包括指令执行流水线，以自所述高速缓冲存储器读取PC-相对或绝对地址转移指令及其关联的转移目标相同页位。22、如权利要求21所述的处理器，其进一步包括转换后备缓冲器(TLB)以管理所述存储器页的许可属性，且其中在执行所述PC-相对或绝对地址转移指令期间，当在所述转移目标地址处提取指令时，响应于所述转移目标相同页位有选择地抑制对所述TLB的许可属性-检验访问。全文摘要在流水线式处理器中，位于指令高速缓存之前的预解码器计算PC-相对和绝对地址转移指令的转移目标地址(BTA)。所述预解码器将BTA与转移指令地址(BIA)进行比较，以确定目标与指令是否位于相同的存储器页内。将对此进行指示的转移目标相同页(BTSP)位写入高速缓存中并将其与所述指令关联。在所述转移得到执行且评价为进行转移时，如果BTSP位指示BTA与BIA位于相同的页内，则抑制对BTA的许可属性进行检验的TLB访问。由于抑制TLB访问且BTA/BIA比较仅在第一次提取转移指令时执行一次，因此这会降低功率消耗。另外，预解码器会从BTA产生和选择关键路径中消除BTA/BIA比较。文档编号G06F12/10GK101111819SQ200580047283公开日2008年1月23日申请日期2005年11月17日优先权日2004年12月2日发明者布赖恩·迈克尔·斯坦普尔,托马斯·安德鲁·萨托里乌斯,罗德尼·韦恩·史密斯,詹姆斯·诺里斯·迪芬德尔费尔申请人:高通股份有限公司