专利名称：基于fpga和dsp的无线通信仿真装置的制作方法
技术领域：
本发明属于无线通信技术领域，涉及对无线通信的实现方案及其算法加以验证的仿真装置，特别是涉及一种基于FPGA和DSP的无线通信仿真装置。
背景技术：
无线移动通信技术是对人类生活和社会发展有着重大影响的热门技术，是当今通信领域中最活跃和发展最迅速的研究课题之一，越来越多的研究机构和科研资源投入到这一领域的技术研发中来。一项新的通信技术从研发、完善到实际应用，需要多次在模拟环境中进行验证，而生成这种模拟环境的方法和装置称为仿真平台。为了保证验证结果的准确性，要求仿真平台能够生成现实状态下的各种信号和信道，也包括干扰信号，尽可能地模拟现实的通信环境。为了适应各种验证需求和不断提升的处理速度，现有仿真平台的构建成本已变得异常昂贵，例如，一个带扩频信号输出的信号发生器就高达上百万元。高昂的研究成本和风险，已成为制约技术创新的瓶颈。特别是对于广大中小研究机构，许多重要的研究课题因缺少经费而停滞，研究工作无法顺利进行。本发明人针对这一问题进行了大量研究，并提出了一种无线数据通信仿真方法(申请号200410051639.9)，在运用简单设备完成复杂的仿真工作方面取得了阶段性成果，是一次重要突破。但是，随着研究的深入，发现这一技术还存在着一些不足之处，例如处理能力和速度有限、不能够直观地显示即时电路的工作状态、没有包含保证整个电路正常工作的复位电路。这些问题都限制了该技术的进一步应用。
发明内容
本发明的目的在于针对现有技术的不足，提供一种低成本的无线通信仿真平台，运用该平台对复杂、高速的无线通信方案及其算法进行准确地验证，大幅度地降低研究成本。
本发明的目的通过以下技术方案予以实现。
本发明的无线通信仿真装置包括一个信号产生装置和一个信号接收处理装置，信号产生装置、信号接收处理装置分别包括一台计算机、一块带数字信号处理芯片DSP的电路板和一个功能模块；所述的计算机通过USB接口与电路板的JTAG接口串联连接，计算机之间通过网络相互连接；所述的功能模块上各设置有一个RJ45接口和一块含有低压差分信号技术LVDS接口的芯片，两者串联连接；信号产生装置和信号接收处理装置通过各自功能模块上的RJ45接口相互网线串联连接，所述的功能模块中还包括一块现场可编程门阵列FPGA芯片，5V外接稳压电源接口，电源电路，FPGA配置电路，复位电路，晶振器电路和状态指示电路；所述的FPGA芯片通过I/O接口与DSP芯片的EMIF接口电气连接，电源电路的输入端与5V外接稳压电源接口电气连接，电源电路的输出端与功能模块上的所有芯片的电源接口电气连接，FPGA配置电路与FPGA芯片的配置接口电气连接，复位电路与FPGA芯片的I/O接口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA芯片的I/O接口电气连接；在信号产生装置部分所述的LVDS接口芯片的输入端与FPGA芯片的I/O接口电气连接，其输出端与RJ45接口连接；在信号接收处理部分所述的LVDS接口芯片的输入端与RJ45接口连接，其输出端与FPGA芯片的I/O接口电气连接；所述的FPGA芯片选自美国XILINX公司的XC2V500芯片，作为功能模块电路的主体，在信号产生装置部分，其主要功能是将DSP芯片并行输出的数据按无线通信的信号流程进行一定的信号处理，然后将并行数据转换成串行数据发送出去；在信号接收处理装置部分，其主要功能是将接收的串行数据读入，并把串行数据转换成并行数据，在对数据进行必要的运算处理后以并行的方式发送给DSP芯片。
所述的电源电路由芯片和外围器件组成，芯片选自TPS767D301芯片，其功能是为整个电路提供准确和稳定的电源，它将5V外接稳压电源接口输入的5V电压转变为3.3V和1.5V，电流输出能力为1A。
所述的FPGA配置电路由芯片、JTAG接口和电阻组成，芯片选自XCF04S芯片，其主要功能是在电路上电时对FPGA的内部电路结构进行配置，以实现本发明设计的既定功能，同时因为FPGA XC2V500芯片的内部电路是由其内部的SRAM存储的，掉电后原来配置的数据就会消失，所以XCF04S还起到保存配置数据的作用。
所述的复位电路由芯片、开关按钮、电容和电阻组成，芯片选自MAX706S，其功能是为FPGA芯片提供复位信号、低压检测和看门狗的功能，可以在电路出错时自动输出复位信号或者通过按下复位开关按钮来产生复位信号，使电路恢复到正常状态。
所述的晶振器电路由一个有源石英晶体振荡器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。
所述的状态指示电路由多个发光二极管和电阻组成，用于指示电路的各种工作状态，如电源指示，信号发送指示，信号读写指示等等。
所述的LVDS接口芯片，在信号产生装置部分采用SN65LVDT41芯片，其主要功能是将FPGA的输出的串行信号转换为低压差分信号输出给RJ45接口，便于信号以较长距离进行传输；在信号接收处理装置部分采用SN65LVDT14芯片，其主要功能是将RJ45接口输入的低压差分信号转换为串行信号，便于FPGA对信号采样输入；两个芯片都是一边与FPGA的I/O接口电气连接，另一边与RJ45接口串联连接。
所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或者C6701EVM中的一种。
本发明与现有技术相比，具有以下有益效果1.可以方便和及时地将运算产生的数据返回计算机进行检验和显示，可以画眼图、星座图、频谱图、误码率图等，用途广泛，操作简便。用简单的设备就可完成复杂的仿真研究，大大加快的科研进程，降低了试验成本，有效解决了长期以来困扰科研人员的经费问题。
2.信号的接收处理由于采用了FPGA电路，大大减轻了单独使用DSP芯片的工作量，相对于在先申请，该仿真装置可以处理更为复杂和高速的无线通信系统。
3.由于设置了状态指示电路和复位电路，便于实时了解电路的工作状态，当出现错误时，能够及时的采取措施，恢复电路的正常功能。
4.整个仿真装置具有更加灵活的工作模式。研究人员可以根据实际情况，将自己感兴趣的算法配置到仿真装置的DSP芯片里或者FPGA芯片里，进而开展有针对性的实验活动。
图1是本发明基于FPGA和DSP的无线通信仿真装置的结构示意框图；图2是图1所示信号产生装置的信号流程图；图3是图1所示信号接收处理装置的信号流程图；图4是图1所示电源电路的电路原理图；图5是图1所示FPGA芯片配置电路的方框图；图6是图1所示FPGA芯片配置电路的电路原理图；图7是图1所示复位电路的电路原理图；图8是图1所示晶振器电路的电路原理图；图9是图1所示状态指示电路的电路原理图；图10是图1所示信号产生装置部分LVDS电路的电路原理图；图11是图1所示信号接收处理装置部分LVDS电路的电路原理图；图12是图1所示FPGA芯片与DSP芯片的连接电路原理图；图13是本发明无线通信仿真装置所画出的接收端的眼图；图14是本发明无线通信仿真装置所画出的接收端的星座图；图15是本发明无线通信仿真装置所画出的接收端的频谱图；图16是本发明无线通信仿真装置所画出的接收端的两种自适应算法的收敛曲线比较图；
具体实施例方式
下面结合附图对本发明作进一步的详细描述，但它们并不是对本发明内容的限定。
实施例1如图1所示，一种基于FPGA和DSP的无线通信仿真装置，包括一个信号产生装置100和一个信号接收处理装置200。信号产生装置、信号接收处理装置分别包括一台计算机201、一块美国德州仪器公司生产的C6416DSK电路板202和一块功能模块110和210，电路板202上带有TMS320C6416DSP芯片；所述的计算机分别通过USB接口与电路板202的JTAG接口串联连接，计算机之间通过网线300相互连接；所述的功能模块110和210上各设置有一个RJ45接口270和一块含有低压差分信号技术LVDS接口的芯片180和280；信号产生装置和信号接收处理装置各自功能模块上的RJ45接口270通过网线301相互串联连接，每块功能模块中还分别包括一块美国XILINX公司生产的，型号为XC2V500的现场可编程门阵列FPGA芯片211，5V外接稳压电源接口215，电源电路220，FPGA配置电路230，复位电路240，晶振器电路250和状态指示电路260；所述的FPGA芯片211通过I/O接口与DSP芯片的EMIF接口电气连接，电源电路220的输入端与5V外接稳压电源接口215电气连接，电源电路220的输出端与功能模块上的所有芯片的电源接口电气连接，FPGA配置电路230与FPGA芯片的配置接口电气连接，复位电路240与FPGA芯片的I/O接口电气连接，晶振器电路250与FPGA芯片的全局时钟接口串联连接，状态指示电路260与FPGA芯片的I/O接口电气连接，所述的LVDS接口芯片180和280分别与各自功能模块上FPGA芯片的I/O接口电气连接，而另一端与则与各自功能模块上的RJ45接口串联连接。
如图1、图4所示，电源电路220由TPS767D301芯片和一些外围器件组成，与功能模块上的所有芯片的电源接口电气连接，向整个电路提供准确和稳定的电源，它的输出电压分别为3.3V和1.5V，电流输出能力为1A。TPS767D301芯片上的两个IN1引脚和两个IN2引脚和5V外接稳压电源接口215的5V电源接口相连，5V电源接口和地之间并联了两个电容C1和C2；两个OUT1引脚相连输出1.5V电源，1.5V电源输出接口和地之间通过电容C3连接。FB1引脚通过电阻R3与1.5V电源输出接口连接，同时FB1引脚通过电阻R4接地。两个OUT2引脚相连输出3.3V电源，3.3V电源输出接口和地之间通过电容C4连接。复位引脚RESET1#和RESET2#分别通过电阻R1和R2与3.3V电源输出接口连接。GND1、EN1#、GND2、EN2#引脚接地。
如图5、图6所示，FPGA的配置电路230采用XCF04S芯片231、JTAG接口232和电阻组成。计算机201的并口通过一个JTAG仿真线233和配置电路230里的JTAG接口232相连，所述的JTAG接口232分别与FPGA芯片211的配置接口、FPGA配置芯片231电气连接。其中JTAG接口232的第1引脚和XCF04S芯片231的TDI引脚相连；JTAG接口232的第2引脚和FPGA XC2V500芯片211的B14引脚以及XCF04S芯片231的TMS引脚之间的连线相连；第3引脚和FPGA XC2V500芯片211的A15引脚以及XCF04S芯片231的TCK引脚之间的连线相连；所述JTAG接口232的第4引脚和FPGA XC2V500芯片211的C15引脚相连；所述JTAG接口232的第5引脚接地，第6引脚和3.3V电源接口相连。所述的FPGA XC2V500芯片211的P13引脚和所述的XCF04S芯片231的D0引脚相连。所述的FPGA XC2V500芯片211的C2引脚和所述的XCF04S芯片231的TD0引脚相连。所述的FPGA XC2V500芯片211的T13引脚和所述的XCF04S芯片231的OE/RESET#引脚相连，同时它们之间的连线通过电阻R9和3.3V电源接口相连。所述的FPGA XC2V500芯片211的R14引脚和所述的XCF04S芯片231的CE#引脚相连，同时它们之间的连线通过电阻R10和3.3V电源接口相连。所述的FPGA XC2V500芯片211的A2引脚和所述的XCF04S芯片231的CF#引脚相连，同时它们之间的连线通过电阻R11和3.3V电源接口相连。所述的FPGA XC2V500芯片211的P15引脚和所述的XCF04S芯片231的CLK引脚相连。所述的FPGA XC2V500芯片211的T2引脚通过电阻R12与地相连。所述的FPGA XC2V500芯片211的P2引脚通过电阻R13与地相连。所述的FPGA XC2V500芯片211的R3引脚通过电阻R14与地相连。所述的XCF04S芯片231的VCCINT引脚、VCC0引脚和VCCI引脚直接与3.3V电源接口相连。所述的XCF04S芯片231的GND引脚接地。
如图7所示，复位电路240采用MAX 706S芯片241、SW1开关按钮242和电阻组成。MAX706S芯片241的WD0#引脚、RESET#引脚、WDI引脚、PF0#引脚分别和所述的FPGA XC2V500芯片211的E6引脚、C8引脚、D7引脚、B7引脚直接相连；MAX706S芯片241的VCC引脚和3.3V电源接口直接相连；MAX706S芯片241的PFI引脚分别通过电阻R5和电阻R6与地和5V外接稳压电源接口215的5V电源接口相连；MAX706S芯片241的MR#引脚通过电容C5和SW1开关按钮242与地直接并联连接；MAX706S芯片241的GND引脚直接接地；如图8所示，晶振器电路250由一个有源石英晶体振荡器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。所述的晶振器电路250的OUT引脚和所述的FPGA XC2V500芯片211的A8引脚直接相连；所述的晶振器电路250的VCC引脚和3.3V电源接口直接相连；所述的晶振器电路250的GND引脚接地。
如图9所示，状态指示电路260由多个发光二极管和电阻组成，FPGAXC2V500芯片211的B10引脚通过电阻R15、发光二极管D1接地；FPGA XC2V500芯片211的D10引脚通过电阻R16、发光二极管D2接地；FPGA XC2V500芯片211的E11引脚通过电阻R17、发光二极管D3接地；FPGA XC2V500芯片211的B11引脚通过电阻R18、发光二极管D4接地；FPGA XC2V500芯片211的D11引脚通过电阻R19、发光二极管D5接地；FPGA XC2V500芯片211的B12引脚通过电阻R20、发光二极管D6接地；FPGA XC2V500芯片211的D12引脚通过电阻R21、发光二极管D7接地；FPGA XC2V500芯片211的C13引脚通过电阻R22、发光二极管D8接地；5V外接稳压电源接口215的5V电源接口通过电阻R23、发光二极管D9接地。
如图10、图11所示，所述的LVDS电路，在信号产生装置部分采用SN65LVDT41芯片180，在信号接收处理装置部分采用SN65LVDT14芯片280，两个芯片都是一边与FPGA芯片211的I/O接口电气连接，另一边与RJ45接口270串联连接。其中在信号产生装置100处，所述的SN65LVDT41芯片180的1D、2D、3D、4D引脚分别与所述的FPGA XC2V500芯片211的D9、C16、D16、E13引脚直接相连；SN65LVDT41芯片180的1Y、1Z、2Y、2Z、3Y、3Z、4Y、4Z引脚分别与所述的RJ45接口270的第8、7、6、5、4、3、2、1引脚直接相连；SN65LVDT41芯片180的两个VCC引脚与3.3V电源接口直接相连；SN65LVDT41芯片180的三个GND引脚接地；所述的RJ45接口270的第9、10引脚接地。在信号接收处理装置200处，所述的SN65LVDT14芯片280的1R、2R、3R、4R引脚分别与所述的FPGA XC2V500芯片211的D9、C16、D16、E13引脚直接相连；SN65LVDT14芯片280的1A、1B、2A、2B、3A、3B、4A、4B引脚分别与所述的RJ45接270的第8、7、6、5、4、3、2、1引脚直接相连；SN65LVDT14芯片280的两个VCC引脚与3.3V电源接口直接相连；SN65LVDT14芯片280的三个GND引脚接地；所述的RJ45接270的第9、10引脚接地。
如图12所示，所述的FPGA XC2V500芯片211的I/O接口与所述的带数字信号处理芯片DSP的C6416DSK电路板202的EMI F接口电气相连。具体是，C6416DSK电路板202从AED31到AED0的三十二个引脚分别与所述的FPGAXC2V500芯片211的C1、D1、D3、D2、E4、E 3、E2、E1、F4、F3、F2、F1、F5、G5、G4、G3、G2、G1、H4、H 3、H2、H1、J1、J2、J3、J4、K1、K2、K3、K4、K5、L5引脚直接相连；所述的C6416DSK电路板202从AEA2到AEA21的二十个引脚分别与所述的FPGA XC2V500芯片211的P8、N8、T7、R7、P7、N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引脚直接相连；所述的C6416DSK电路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分别与所述的FPGA XC2V500芯片211的L3、L4、M1、M2、M3、M4、N2、N3、N1、P1引脚直接相连；如图2、图3所示，该基于FPGA和DSP的无线通信仿真装置中无线通信信号处理流程是，信号产生设备100按图2所示的信号流程产生CDMA无线通信信号。具体是由所述的C6416DSK电路板202运行按图2中前半部分的信号流程510，包括源信号产生500、扩频501、加扰502、编码503、成帧504。由所述的FPGA XC2V500芯片运行按图2中后半部分的信号流程511，包括基带调制505、信道507、同时叠加上噪声506和干扰信号508。信号接收处理设备200按图3所示的信号流程对接收到的CDMA无线通信信号进行处理。具体是由所述的FPGA XC2V500芯片运行按图3中前半部分的信号流程610，包括基带解调600、自适应信号处理601。所述的C6416DSK电路板202运行按图3中后半部分的信号流程611，包括解码602、解扰603、解扩604、判决605，同时将各种处理完的数据输出给所述的信号接收处理设备200的计算机201，绘制出星座图、眼图、频谱图、误码率图等各种效果图。
图13～图16为基于该基于FPGA和DSP的无线通信仿真装置，按图2和图3所示的信号处理流程所画出的效果图，分别画出了接收端的眼图、星座图、频谱图和两种自适应算法的收敛曲线比较图。
实施例2重复实施例1，有以下不同点所述的带数字信号处理芯片DSP的电路板202为C6711DSK。
实施例3重复实施例1，有以下不同点所述的带数字信号处理芯片DSP的电路板202为C6701EVM。
实施例4重复实施例1，有以下不同点将图2所示的自适应信号处理模块601，置于所述的由带数字信号处理芯片DSP的电路板202所运行的信号流程611中运行。
权利要求
1.一种基于FPGA和DSP的无线通信仿真装置，包括一个信号产生装置和一个信号接收处理装置，信号产生装置、信号接收处理装置分别包括一台计算机、一块带数字信号处理芯片DSP的电路板和一块功能模块；所述的计算机分别通过USB接口与电路板的JTAG接口串联连接，计算机之间通过网络相互连接；所述的功能模块上各设置有一个RJ45接口和一块含有低压差分信号技术LVDS接口的芯片，两者串联连接；信号产生装置和信号接收处理装置通过各自功能模块上的RJ45接口相互网线串联连接，其特征在于所述的功能模块中还包括一块现场可编程门阵列FPGA芯片，5V外接稳压电源接口，电源电路，FPGA配置电路，复位电路，晶振器电路和状态指示电路；所述的FPGA芯片通过I/O接口与DSP芯片的EMIF接口电气连接，电源电路的输入端与5V外接稳压电源接口电气连接，电源电路的输出端与功能模块上的所有芯片的电源接口电气连接，FPGA配置电路与FPGA芯片的配置接口电气连接，复位电路与FPGA芯片的I/O接口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA芯片的I/O接口电气连接；在信号产生装置部分所述的LVDS接口芯片的输入端与FPGA芯片的I/O接口电气连接，其输出端与RJ45接口连接；在信号接收处理装置部分所述的LVDS接口芯片的输入端与RJ45接口连接，其输出端与FPGA芯片的I/O接口电气连接。
2.根据权利要求1所述的无线通信仿真装置，其特征在于所述的FPGA芯片选自美国XILINX公司生产的XC2V500芯片。
3.根据权利要求1所述的无线通信仿真装置，其特征在于所述的电源电路由TPS767D301芯片和外围器件组成，为整个电路提供准确和稳定的电源。
4.根据权利要求3所述的无线通信仿真装置，其特征在于所述的组成电源电路的TPS767D301芯片，其输出电压分别设定为3.3V和1.5V，输出电流设定为1A。
5.根据权利要求1所述的无线通信仿真装置，其特征在于所述的FPGA配置电路由XCF04S芯片、JTAG接口和电阻组成，在电路上电时对FPGA的内部电路结构进行配置，并保存配置数据。
6.根据权利要求1所述的无线通信仿真装置，其特征在于所述的复位电路由MAX 706S芯片、开关按钮、电容和电阻组成，为FPGA芯片提供复位信号、低压检测和看门狗功能，当电路出错时使电路恢复到正常状态。
7.根据权利要求1所述的无线通信仿真装置，其特征在于所述的晶振器电路由一个有源石英晶体振荡器构成，为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。
8.根据权利要求1所述的无线通信仿真装置，其特征在于所述的状态指示电路由多个发光二极管和电阻组成，用于指示电路的各种工作状态。
9.根据权利要求1所述的无线通信仿真装置，其特征在于所述的LVDS接口芯片，在信号产生装置部分采用SN65LVDT41芯片，在信号接收处理装置部分采用SN65LVDT14芯片。
10.根据权利要求1所述的无线通信仿真装置，其特征在于所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或者C6701EVM中的一种。
全文摘要
本发明公开了一种基于FPGA和DSP的无线通信仿真装置，该装置包括信号产生部分和信号接收处理部分，它们分别由一台计算机、一块带数字信号处理芯片DSP的电路板和一块功能模块组成，在所述的功能模块中设置一块现场可编程门阵列FPGA芯片，电源电路，FPGA配置电路，复位电路，晶振器电路和状态指示电路。本发明用简单的设备实现了复杂的仿真研究，大大加快了科研进程，有效解决了长期以来困扰科研人员的经费问题。其操作简便、用途广泛，不仅具有较高的处理速度，而且工作状态稳定可靠，具有良好的市场应用前景。
文档编号G06F11/00GK1859232SQ20061001087
公开日2006年11月8日 申请日期2006年4月29日 优先权日2006年4月29日
发明者谢宁, 莫武中, 周渊平 申请人:中山大学