一种多总线接口的通用异步串口扩展芯片的制作方法

专利名称：：一种多总线接口的通用异步串口扩展芯片的制作方法
技术领域：
：本发明涉及一种UART通用异步串口扩展集成电路芯片,特别是一种多总线主机接口，子通道可以独立设置，内置多总线协议处理器和精简寄存器结构的通用异步串口扩展芯片。技术背景通用异步串行收发接口UART(UniversalAsynchronousReceiver/Transmitter)诞生于1970年代，目前广泛的应用于计算机，通信，工业控制，家用电器，消费电子等各个领域。UART是第一个大规模集成电路，在单片微处理器出现前几年就已经产生了UART,目前的UART与30年前相比，结构基本相似。作为一种通用串行数据总线，UART主要用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中，UART用来与PC进行通信，包括与监控调试器和其它器件，如EEPROM通信，UART具有操作简单，工作可靠，抗干扰强，传输距离远(组成485网络可以传输1200米以上)，设计人员普遍认为UART是从中央处理器CPU或微控制器向系统的其他部分传输数据的最佳方式，因此它们被大量地应用在工业、通信、嵌入式和家电领域。由于UART易于使用，并可简化芯片设计，单独UART的需求一直很旺盛。截止目前，全球范围内有超过40种UART器件可以选择，但因为多个UART同时工作涉及到比较复杂的内部时序和协同工作处理，所以目前的UART直到今天其通用性、管脚、寄存器仍很少改变，能够真正实现全功能的UART扩展的屈指可数。大多数UART器件是以计算机总线转换UART为应用基础的，普遍存在操作复杂，引脚多，成本高等弱点。在嵌入式应用中，微处理机控制器MCU和外设通信基本都采用串口，而大多数微处理机控制器MCU只带一个串口，传统的串口扩展IC—般需要占用大量的MCU的10，不适合应用于嵌入式系统中。而现在采用较多的软件模拟串口方式存在占用MCU资源，通信速度慢，通信不可靠等缺点。
发明内容本发明的目的是针对嵌入式系统中UART的发展趋势，提供了一种多总线主机接口，子通道可以独立设置，内置多总线协议处理器和精简寄存器结构的异步串口扩展心片。本发明的技术方案如下一种多总线接口的通用异歩串口扩展芯片，包括主机接口、子通道处理模块、MODEM控制逻辑模块、中断控制逻辑模块和时钟发生器，其特征在于所述主机接口包括8位并行总线接口、串行外围接口SPI总线接口、UART总线接口、内部集成电路总线I2C总线接口、协议处理器、全局寄存器和模式选择控制逻辑模块；所述四种总线接口均与CPU/DSP主机连接，通过总线处理逻辑选择主机对应的总线类型，并通过总线处理逻辑处理SPI、UART、It和8位并行总线的数据和数据格式的统一转换；所述全局寄存器设置芯片的主机接口工作状态；所述模式选择控制逻辑模块通过模式选择信号线选择主机接口。所述CPU/DSP主机即中央处理器/数字信号处理主机。所述子通道处理模块逻辑处理数据的接收和发送，包括发送先进先出缓冲器FIFO、接收先进先出缓冲器FIFO、波特率发生器、发送移位寄存器、接收移位寄存器、流量控制逻辑和子串口寄存器，所述字通道处理模块还包括IR编码器和IR解码器。所述子通道处理模块还包括TX串行输出信号线。所述全局寄存器包括RSV、全局控制寄存器GCR、全局主串口控制寄存器GMUCR、全局中断寄存器GIR、全局XOFF字符寄存器GXOFFH和全局XON字符寄存器GXON，其中RSV为保留寄存器；所述全局寄存器按地址编号为6位地址编号，全局寄存器的地址为XXOOOO-XXOIOI，其中XX为OO、01、10、11中的任意一个值，其中高2位为通道编号，低4位为寄存器地址编号。所述子通道处理模块设置有IO个对各个子通道进行设置的子串口寄存器，分别为子串口控制寄存器SCTLR、子串口配置寄存器SCONR、子串口流量控制寄存器SPWCR、子串口FIFO控制寄存器SFOCR、子串口自动识别地址寄存器SADR、子串口中断使能寄存器SIER、子串口中断标志寄存器SIFR、子串口状态寄存器SSR、子串口FIFO状态寄存器SFSR和子串口FIFO数据寄存器SFDR。所述MODEM控制逻辑模块监控和控制与MODEM连接的状态信号。MODEM指的是调制解调器。所述中断控制逻辑模块产生和控制各种内部中断，包括子串口及M0DEM中断和全局中断，中断控制逻辑模块通过IRQ引脚读取全局中断寄存器GIR来获得中断的类型，然后读取相应的中断状态寄存器，最后确定中断源。所述中断状态寄存器包括全局寄存器和子串口寄存器中涉及中断状态的部分。同时其中每个子串口都有独立的中断系统，包括FIFO数据错误中断，接收地址中断(RS485模式)，X0FF发送中断，RTS中断，CTS中断，发送FIFO触发点中断，接收FIF0触发点中断。当任意一个中断使能后，满足中断条件就会产生相应的中断。所述时钟发生器为芯片提供时钟，该时钟发生器可以用时钟选择信号线CLKSEL引线选择从晶振或者外部时钟源获取时钟。本发明的基本工作流程如下-数据发送的处理过程主机接口，即8位并行总线接口、SPI总线接口、UART总线接口、12C总线接口将发送来的数据进行处理后传送到相应的子通道FIF0，FIFO里的数据经过流量控制逻辑后，在波特率发生器的作用下，通过发送移位寄存器依次将数据发送到TX串行输出信号线上。数据接收处理过程子串口接收到数据后，存储在接收FIFO中，接收到主机接口读取指令后，协议处理器将数据处理成相应的主机总线数据格式并传输给主机。子通道处理模块中，子串口控制寄存器用于对各个子通道进行设置，IR编解码器用于对红外信号进行编解码；子通道流量控制器包括发送流量控制器和接收流量控制器，用于子通道传输数据时的自动流量控制。本发明的优点如下一、支持8位并行总线，SPI总线，I2C,UART等多种主机总线接口，内置多种总线协议处理器，可以实现多种总线扩展串口。8位并行总线接口产品可以通过并行总线为8位，16位，32位MCU进行UART串口扩展。8位并行总线接口UAR1产品采用了精简控制寄存器设计，并通过管脚复用减少了芯片管脚，简化的软件设计和PCB设计都更适合嵌入式系统需求。SPI接口总线系列产品为带有SPI接口的DSP、MCU实现同步SPI串口到异步UART串口的桥接和扩展。SPI总线接口产品可以将一个SPI同步串行接口桥接/扩展成为l4个通用异步串口，方便的实现DSP和外设的异步串行通信。UART接口产品创新的实现了将一个标准3线异步串口(UART)扩展成为24个增强功能串口(UART)。芯片内置的UART扩展协议处理逻辑，无需其它的地址信号、控制信号线就可以实现多个独立配置的全双工串口扩展，为需要扩展串口的嵌入式系统提供了一个最简洁的解决方案。"C总线接口支持400Kbps的快速I2C总线，提供2根可以配置地址的引脚，同一总线上最多可以实现4个同类器件，为需要大量串口扩展的领域提供了一个可行的方案。二、精简完善的配置寄存器结构，子串口可以独立设置多种工作模式，支持高速通仏。每个子串口通过寄存器可以独立设置波特率和数据格式，子串口最高通信速度可以达到920Kbps(5V工作电压)。主机接口支持的SPI总线最高传输速率为4Mbits/s，主机8位并行总线的最高传输速率为10Mbit/s。完善的FIFO功能，每个通道独立的16级接收和发送FIF0，每个FIFO有4个可编程触发点设置。完善的FIFO功能可以进行发送/接收的数据缓冲，减少DSP/CPU对数据传输的操作，提高CPU/DSP的效率和数据传输的可靠性。子串口通道可以配置成软件或硬件自动流量控制，满足高速数据传输中流量控制的需要。子串口具备可编程的硬件RS-485自动控制功能和自动9位网络地址识别功能，大大降低处理器的负担，尤其适用于工业RS-485组网。三、每个通道具备独立可控的数据广播接收功能，可以应用与需要数据广播传输和控制的嵌入式系统中。四、所有UART(包括UART主接口和子通道UART)都支持IRM红外通信。图l为本发明的工作原理示意2为本发明的中断结构示意3为本发明与RS485的连接结构示意4为本发明SPI接口与主机连接结构示意5为本发明SPI操作时序示意6为本发明UART接口与主机连接结构示意7为本发明UART主接口写操作时序示意8为本发明UART主接口读操作时序示意9为本发明并行8位总线主接口连接示意10为本发明并行8位总线写操作时序示意11为本发明并行8位总线读操作时序示意图具体实施方式实施例1如图1所示，一种多总线接口的通用异步串口扩展芯片，包括主机接口、子通道处理模块、MODEM控制逻辑模块、中断控制逻辑模块和时钟发生器，所述主机接口包括8位并行总线接口、串行外围接口SPI总线接口、UART总线接口、内部集成电路总线lt总线接口、协议处理器、全局寄存器和模式选择控制逻辑模块；所述四种总线接口均与CPU/DSP主机连接，通过总线处理逻辑选择主机对应的总线类型，并通过总线处理逻辑处理SPI、UART、I't和8位并行总线的数据和数据格式的统一转换；所述全局寄存器设置设置芯片主机接口工作状态；所述模式选择控制逻辑模块通过模式选择信号线选择主机接口，图1所示M1、MO为选择信号线。所述CPU/DSP主机即中央处理器/数字信号处理主机。所述子通道处理模块逻辑处理数据的接收和发送，包括发送FIF0、接收FIF0、波特率发生器、发送移位寄存器、接收移位寄存器、流量控制逻辑和子串口寄存器，所述字通道处理模块还包括IR编码器和IR解码器。所述MODEM控制逻辑模块监控和控制与MODEM连接的状态信号。所述中断控制逻辑模块产生和控制各种内部中断，包括子串口及M0DEM中断和全局中断，中断控制逻辑模块通过IRQ引脚读取全局中断寄存器GIR来获得中断的类型，然后读取相应的中断状态寄存器，最后确定中断源，中断结构如图2所示。所述中断状态寄存器包括全局寄存器和子串口寄存器中涉及中断状态的部分。同时，其中每个子串口都有独立的中断系统，包括FIFO数据错误中断，接收地址中断(RS485模式)，X0FF发送中断，RTS中断，CTS中断，发送FIFO触发点中断，接收FIFO触发点中断。当任意一个中断使能后，满足中断条件就会产生相应的中断。每个子串口都有独立的中断系统，包括FIFO数据错误中断，接收地址中断(RS485模式)，X0FF发送中断，RTS中断，CTS中断，发送FIFO触发点中断，接收FIFO触发点中断。当任意一个中断使能后，满足中断条件就会产生相应的中断。所述时钟发生器为芯片提供时钟，通过选择外部振荡器输入输出XTAL1、XTAL2和时钟选择信号线CLKSEL三种左式中的一种方式来获取时钟。该时钟发生器可以用CLKSEL引线选择从晶振或者外部时钟源获取时钟。本发明的基本工作流程如下数据发送的处理过程主机接口，即8位并行总线接口、SPI总线接口、MRT总线接口、fC总线接口，将发送来的数据进行处理后传送到相应的子通道FIFO，FIFO里的数据经过流量控制逻辑后，在波特率发生器的作用下，通过发送移位寄存器依次将数据发送到TX串行输出信号线上。数据接收处理过程子串口接收到数据后，存储在接收FIFO中，接收到主机接口读取指令后，协议处理器将数据处理成相应的主机总线数据格式并传输给主机。子通道处理模块中，子串口控制寄存器用于对各个子遇道进行设置，IR编解码器用于对红外信号进行编解码；子通道流量控制器包括发送流量控制器和接收流量控制器，用于子通道传输数据时的自动流量控制。实施例2一种多总线接口的通用异t串口扩展芯片，本芯片采用精简寄存器结构，寄存器按地址编号为6位地址编号，地址为000000111111。该芯片的主机接口包括RSV、全局控制寄存器GCR、全局主串口控制寄存器GMUCR、全局中断寄存器GIR、全局XOFF字符寄存器GXOFFH和全局XON字符寄存器GXON—共6个全局寄存器。所述全局寄存器的地址为noooo-xxoioi，其中xx为oo、oi、io、ii中的任意—个值，其中高2位为通道编号，低4位为寄存器地址编号，其低4位地址具体排列见下表全局寄存器列表如下:<table>tableseeoriginaldocumentpage9</column></row><table>下面是各个全局寄存器的具体描述-GCR全局控制寄存器(0001)<table>tableseeoriginaldocumentpage9</column></row><table><table>tableseeoriginaldocumentpage10</column></row><table>全局主串口控制寄存器(0010)<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>GXOFF全局XOFF字符寄存器(0100)<table>tableseeoriginaldocumentpage11</column></row><table>GXON全局XON字符寄存器:<table>tableseeoriginaldocumentpage12</column></row><table>所述子通道处理模块设置有10个对各个子通道进行设置的子串口寄存器，分别为子串口控制寄存器SCTLR、子串口配置寄存器SCONR、子串口流量控制寄存器SFWCR、子串口FIFO控制寄存器SFOCR、子串口自动识别地址寄存器SADR、子串口中断使能寄存器SIER、子串口中断标志寄存器SIFR、子串口状态寄存器SSR、子串口FIFO状态寄存器SFSR和子串口FIFO数据寄存器SFDR。子串口寄存器列表如下:<table>tableseeoriginaldocumentpage12</column></row><table>注(C1,C0)表示子通道号，00~11分别对应子串口1到子串口4。SCTLR子串口控制寄存器(0110)子串口寄存器其排列为C1C0REG[3:0],高两位为子串口通道号，低4位为寄存器地址。<table>tableseeoriginaldocumentpage12</column></row><table><table>tableseeoriginaldocumentpage13</column></row><table>SCONR子串口配置寄存器(0111)<table>tableseeoriginaldocumentpage13</column></row><table><table>tableseeoriginaldocumentpage14</column></row><table>SFWCR子串口流量控制寄存器(1000)<table>tableseeoriginaldocumentpage14</column></row><table>0:自动硬件流量控制1:手动流量控制Bit00XVENXONOCOFF可见设置0:XON/XOFF字符不可见1:XON/XOFF字符写入FIFO,在主机端可见XOFFSF0CR子串口FIFO控制寄存器U001)位复位值功能描述类型Bit7-600TFTL1—0发送FIFO触点控制00=0bytes01=4bytes10=8bytesll=12bytes当接收FIFO的数据减少到该触发点时，提示主机可以继续向发送FIFO写入数据。W/RBit5---oo.RFTL1~0接收FIFO触点控制W/R400=1bytes01=4bytes10=8bytesll=14bytes当接收FIFO的数据增加到该触发点是，提示主机接口从接收FIFO中读取数据。Bit30TFEN发送FIFO使能控制位0:禁止发送FIFO,待发送的数据不写入发送FIFO,直接进入发送移位寄存器1:使能发送FIFO，待发送的数据写入发送FIFO,通过FIFO发送W/RBit20RFEN接收FIFO使能0:禁止接收FIFO,接收到的数据不写入接收FIFO1:使能接收FIFO，接收到的数据写入接收FIFOW/RBitl0TFCL清除发送FIFO.0:不清除TXFIFO1:清除发送TXFIFO中所有数据W/RBit00RFCL清除接收FIFO0:不清除接收FIFO中数据1:清除接收FIFO中所有数据W/RSADR子串口自动识别地址寄存器(1010)<table>tableseeoriginaldocumentpage16</column></row><table><table>tableseeoriginaldocumentpage17</column></row><table>SSR子串口状态寄存器(1101)位复位值功能描述类型Bit7XOE子串口接收FIFO中当前数据(最早写入)的溢出错误标志位0:无OE错误1:有OE错误RBit6XFE子串口接收FIFO中当前数据(最早^入)的帧错误标忐位0:无FE错误1:有FE错误RBit5XPE子串口接收FIFO中当前数据(最早写入)的校验错误标志位0:无PE错误1:有PE错误RBit4XRX8子串口接收FIFO中当前数据(最早写入)的第9位(Bit8)数据值RBit30TFFL子串口发送FIFO满标志0:子串口发送FIFO未满1:子串口发送FIFO满RBit21TFEM子串口发送FFO空标志0:子串口发送F1F0位空1:子串口发送FIFO空RBhl0TXBY子串口发送TX忙标志0:子串口发送TX空1:子串口发送TX忙RBit0RFEM子串口接收FIFO空标志0:子串口接收FIFO未空1:子串口接收FIFO空SFSR子串口FIF0状态寄存器(1110)位复位值功能描述类型Bit7—40000TCNT3—力子串口发送FIFO中的数据个数R<table>tableseeoriginaldocumentpage19</column></row><table>SFDR子串口FIFO数据寄存器:(1111)<table>tableseeoriginaldocumentpage19</column></row><table>实施例3本发明中的芯片支持子串口通道可独立配置的数据广播模式。通过设置全局寄存器GCR中的GBDEN位，将主口的全局广播设置为使能，然后设置需要接收广播数据的相应子串口通道的SCTLR的RDBEN位，使得该通道可以接收数据广播。主接口控制逻辑检测到广播设置后，将主口的数据发送到所有子串口，广播数据能被设置为接收广播使能的子串口接收，而未设置接收数据广播的子串口将会忽略这些数据。从而实现了可以独立配置的数据广播功能。实施例4该芯片还支持休眠和自动唤醒模式，向GCR的IDLE位写入1，控制逻辑检测到该值后，在完成现有操作后，将停掉所有内部时钟，芯片进入休眠模式以降低功耗。在休眠模式下，可以被主口和子串口自动唤醒一旦SCS,CS，主口MRX,子串口RX有数据改变，芯片的控制逻辑检测到变化后，将在数个时钟周期内自动启动系统时钟，进入正常收发。考虑到目前嵌入式领域中新型的DSP/FPGA的工作电压大多为2.5V,而大量的工业控制领域的MCU仍然需要在5V电压下工作，本芯片涉及的UART设计的工作电压范围为2.5V5.5V。同时，该系列芯片可以在休眠和自动唤醒模式下工作，有效的降低功耗。实施例5本设计允许独立使能或禁止每个子串口通道。在子串口控制寄存器中有一个使能控制位，只有当其设置为使能时，子串口控制逻辑才开启子串口的收发功能。可以禁止不使用的子串口通道以降低功耗。子串口通道只有处在使能状态才能接收和发送数据。实施例6本设计在RS-485模式下，具备自动收发控制和网络地址自动识别功能。通过设置子串口寄存器为RS-485模式，子串口控制逻辑将使该串口工作在RS-485模式下。此时，流量控制将被禁止。RTS信号用于控制RS485收发器的自动收发控制。只有在发送数据时，RTS才为高，其它情况下，RTS都保持低。芯片和485的收发器的连接如图3。网络地址和自动地址识别工作原理RS485模式下，每个UART有一个唯一的网络地址，本芯片提供了一个8位寄存器进行RS485网络设置。当自动网络地址识别功能使能时，芯片对接收到的数据进行自动识别。如果接收到的数据为数据字节或者是与SADR中地址字节不匹配的地址字节时，忽略这些数据。如果该子串口接收到的数据为地址字节，且与SADR中的数据匹配，则本芯片进入接收状态，将该地址字节后的数据字节写入接收FIFO中。当该子串口在数据接收状态下，接收到一个地址字节，且该字节与SADR不匹配时，接收将被自动禁能。自动和手动地址识别工作原理RS485模式下，SC0NR子串口配置寄存器中的AOD位为数据地址选择位。其默认值为1，表明该子串口只接收地址字节而忽略数据字节。在RS485自动地址模式下，当接收到的地址与SADR的地址一致时，A0D将自动变为0，此时该子串口可以继续接收数据。当子串口接收到的下一个地址字节与SARD的地址不一致时，A0D位将自动置1，不再接收其后的数据字节。在RS485手动地址识别模式下，RS485地址由上层软件判断，AOD位需要手动设置。AOD设置为0时表明可以接收其后的所有数据，当A0D设置为1时，表明将忽略除了地址以外的所有数据。当接收到地址字节时，芯片将产生中断，通知MCU将收到的地址字节进行判断，以决定是否设置AOD以接收其后的数据。网络地址可见设置工作流程当子串口设置为手动地址识别模式时，RS485网络地址总是可见。在子串口社设置为自动地址识别模式时，可以设置SCONR子串口配置寄存器中的AVEN位，改变网络地址可见属性，当设为地址可见时，接收到的网络地址进入接收FIFO，否则将被忽略。实施例7一种多总线接口的通用异步串口扩展芯片，所述主机接口包括8位并行总线接口、串行外围接口SPI总线接口、UART总线接口、TC总线接口、全局寄存器和模式选择控制逻辑模块；所述四种总线接口的工作原理和流程如下所述。1、SPI接口模式操作SPI与主机的连接，如图4所示。所示SPI接口包括如下四个信号SDIN:SPI数据输入。S匿:SPI数据输出。SCLK:SPI串行时钟。SCS:SPI片选(从属选择)。SPI接口的操作时序为本芯片工作在SPI同步串行通信的从机模式下，支持SPI模式O标准。为实现主机和本芯片的通信，在主机端需要设置CP0L=0(SPI时钟极性选择位)，CPHA=0(SPI时钟相位选择位)。SPI接口的操作时序如图5所示。为实现SPI总线扩展串口操作，本芯片的SPI总线通信采用如下协议SPI写寄存器<table>tableseeoriginaldocumentpage21</column></row><table>SPI读寄存器分类控制字节CMD数据字节DB<table>tableseeoriginaldocumentpage21</column></row><table>说明CICO:子串口通道号0011分别对应子串口1到子串口4A3-A0:子串口寄存器地址D8t:9位数据长度发送时第9位的数据INT1—INT4:通道1到4的中断标志OE:=1时溢出错误标志FE:=1时帧错误标志PE:=1时校验错误标志RX8:接收的第9位数据TC3—TC0:发送FIFO数据的个数RC3—RC0:接收FIFO数据的个数TXF:=1时发送FIFO满TXE:=1时发送FIFO空TXB:=1时发送FIFOBusyRXE:=1时接收FIF0空2、UART接口与主机的连接，如图6所示。当本芯片的主接口为UART时，仅需要RX，TX连接主机。采用标准的UART协议进行通信。上电后，主机以的复位值所确定的波特率和数据格式对本芯片进行初始化设置后即可方便的实现串口扩展功能。写操作时，先向本芯片的RX写入一个命令字节(CommandByte),随后写入相应的数据字节，其操作时序(无校验，禁止转义和红外模式)如图7所示。读操作时，先向本芯片的RX写入命令字节，相应的数据字节从TX读取，其操作时序(无校验，禁止转义和红外模式)如图8所示。主UART通信传输协议描述如下表所示写寄存器-<table>tableseeoriginaldocumentpage22</column></row><table>读寄存器:<table>tableseeoriginaldocumentpage23</column></row><table>读FIFO:(多字节读取)分类控制字节CMD[N3N2<table>tableseeoriginaldocumentpage23</column></row><table>说明CI,CO:子串口通道号，0011分别对应子串口1到子串口4。A3,A2,Al,AO:子串口寄存器地址；N3，N2,N1,NO:写入/读取FIFO的数据字节个数；当其为OOOO时，表明后接l个数据字节；当其为llll时，表明后接16个数据字节。向子串口读/写数据有两种方法a.读/写寄存器方式，对子串口FIFO寄存器SFDR(1111)进行读/写操作，一次只能读/写一个字节；b.读/写FIFO方式，对接收/发送FIFO直接进行读/写操作，一次最多可以读写16个连续数据。主UART接口红外操作模式当主串口IR引脚接高电平时，芯片主UART工作在红外模式下，主UART与主机的通信遵从红外通信协议，其操作时序为红外模式操作。当主串口IR引脚接低电平时，芯片工作在普通模式下。3、并行8位总线与主机的连接本发明的芯片支持8位并行总线与主机连接，在8位总线模式下，芯片仅需要占用两个地址空间，一个用来操作地址寄存器，一个用来操作数据寄存器。当采用查询方式工作时，IRQ可以不连接，其连接如图9所示。并行8位总线接口的操作时序本芯片的8位并行总线接口完全兼容主流的8位MCU(如8051)的操作时序，写操作时序如图10所示，读操作时序如图ll所示。并行8位总线传输协议描述写寄存器-<table>tableseeoriginaldocumentpage24</column></row><table>读数据:<table>tableseeoriginaldocumentpage24</column></row><table>DO说明C1，C0:子串口通道号，0011分别对应子串口1到子串口4。A3,A2，Al,AO:子串口寄存器地址本芯片与同类产品相比的特点1.多总线接口主接口有SPI，串口，8位并行，12C总线可选择，每个子串口数据格式和波特率独立设置。2.精简寄存器结构，内建结构精简，功能完善的全局和子串口寄存器设计结构。3.内建串口扩展协议，串口扩展串口模式下，主串口仅需要一个标准的三线串口，RXD，TXD，GND，无须占用额外的地址信号线。4.采用休眠和自动唤醒设讨，US级的自动唤醒，不影响起始字节的接收和发送。5.宽工作电压:2.5V—5.5V。6.子串口和主串口都支持红外模式。7.完善的FIFO功能每个通道独立的16级RX和TXFIFO。8.完善的流量控制硬件和软件流量控制，自动和手动流量控制可选择。9.RS485自动收发和自动网络地址识别，特别适合工业组网10.独创的独立配置数据广播功。4、12C总线的协议操作与UART总线的协议操作一致。权利要求1、一种多总线接口的通用异步串口扩展芯片，包括主机接口、子通道处理模块、MODEM控制逻辑模块、中断控制逻辑模块和时钟发生器，其特征在于所述主机接口包括8位并行总线接口、串行外围接口SPI总线接口、UART总线接口、内部集成电路总线I2C总线接口、协议处理器、全局寄存器和模式选择控制逻辑模块；所述四种总线接口均与CPU/DSP主机连接，通过总线处理逻辑选择主机对应的总线类型，并通过总线处理逻辑处理SPI、UART、I2C和8位并行总线的数据和数据格式的统一转换；所述全局寄存器设置芯片的主机接口工作状态；所述模式选择控制逻辑模块通过模式选择信号线选择主机接口。2、根据权利要求l所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述CPU/DSP主机即中央处理器/数字信号处理主机。3、根据权利要求1或2所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述子通道处理模块逻辑处理数据的接收和发送，包括发送先进先出缓冲器FIF0、接收先进先出缓冲器FIFO、波特率发生器、发送移位寄存器、接收移位寄存器、流量控制逻辑和子串口寄存器，所述字通道处理模块还包括IR编码器和IR解码器。4、根据权利要求1或3所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述子通道处理模块还包括TX串行输出信号线。5、根据权利要求l所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述全局寄存器包括RSV、全局控制寄存器GCR、全局主串口控制寄存器GMUCR、全局中断寄存器GIR、全局X0FF字符寄存器GX0FFH和全局X0N字符寄存器GX0N,其中RSV为保留寄存器；所述全局寄存器按地址编号为6位地址编号，全局寄存器的地址为XX0000-XX0101，其中高2位为通道编号，低4位为寄存器地址编号，XX为OO、01、10、ll中的任意一个值。6、根据权利要求l所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述子通道处理模块设置有IO个对各个子通道进行设置的子串口寄存器，分别为子串口控制寄存器SCTLR、子串口配置寄存器SCONR、子串口流量控制寄存器SFWCR、子串口FIFO控制寄存器SF0CR、子串口自动识别地址寄存器SADR、子串口中断使能寄存器SIER、子串口中断标志寄存器SIFR、子串口状态寄存器SSR、子串口FIFO状态寄存器SFSR和子串口FIFO数据寄存器SFDR。7、根据权利要求l所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述MODEM控制逻辑模块监控和控制与MODEM连接的状态信号。8、根据权利要求l所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述中断控制逻辑模块产生和控制各种内部中断，包括子串口及MODEM中断和全局中断，中断控制逻辑模块通过IRQ引脚读取全局中断寄存器GIR来获得中断的类型，然后读取相应的中断状态寄存器，最后确定中断源。9、根据权利要求l所述的一种多总线接口的通用异步串口扩展芯片，其特征在于所述时钟发生器为芯片提供时钟。全文摘要本发明公开了一种多总线接口的通用异步串口扩展芯片，包括主机接口、子通道处理模块、MODEM控制逻辑模块、中断控制逻辑模块和时钟发生器，其特征在于所述主机接口包括8位并行总线接口、串行外围接口SPI总线接口、UART总线接口、内部集成电路总线I²C总线接口、协议处理器、全局寄存器和模式选择控制逻辑模块；所述四种总线接口均与CPU/DSP主机连接，通过总线处理逻辑选择主机对应的总线类型，并通过总线处理逻辑处理数据和数据格式的转换；所述全局寄存器设置芯片的主机接口工作状态；所述模式选择控制逻辑模块通过模式选择信号线选择主机接口；本发明支持8位并行总线，SPI总线，I²C，UART等多种主机总线接口，可实现多种总线扩展串口；具备精简完善的配置寄存器结构，子串口可独立设置多种工作模式，支持高速通信；每个通道还具备独立可控的数据广播接收功能；所有UART都支持IRDA红外通信。文档编号G06F13/40GK101127023SQ20061002160公开日2008年2月20日申请日期2006年8月17日优先权日2006年8月17日发明者张建峰,杨国政,贺大庆,赵广宇,谦陈申请人:四川维肯电子有限公司