专利名称：可重配置电路的制作方法
技术领域：
本发明涉及可重配置电路。
背景技术：
可重配置电路可以通过动态地切换多个功能电路来重配置。地址生成功能电路实现简单的一维连续地址生成和简单的二维地址生成。就电路配置而言，是通过包括一个(一维)或多个(二维或更多维)简单的递增式电路来提供功能的。就操作规程而言，它响应于触发信号运行，并且仅执行相对简单的操作。
在以下的专利文献1中，描述了利用ALU的数据传送地址生成设备。从总线主控输出到从属单元的请求地址数据被存储在请求地址寄存器中。来自总线主控的指定排序的信号在系统总线接口部分中被解码，并且任意地址表被多路复用器选中。响应于计数时钟而递增的二进制计数器的计数值被所选中的地址表转换成地址表数据，并且经由多路复用器被提供给ALU。地址表数据和请求地址数据在ALU处相加，其结果是当符号位指示无效地址时，二进制计数器被进一步递增。来自ALU的地址数据被掩码电路所掩蔽，以生成传送地址数据。
在以下的专利文献2中，描述了用于执行地址生成的数字信号处理器。该数字信号处理器包括发送输入数据信号的多个数据输入总线、接收来自数据输入总线的相应的输入数据信号并且在其中存储输入数据信号的数据存储器、接收从数据存储器输出的输入数据信号并且执行算术处理的算术部分，以及控制算术部分和数据存储器的操作的地址生成部分，在该数字信号处理器中，算术部分中的数据输入/输出字长度和地址生成部分中的地址操作的字长度被设置为相同，并且在算术部分中计算的操作数据被设置为地址生成部分的地址。
日本专利申请早期公开No.Hei 7-319762。
日本专利申请早期公开No.Hei 7-168713。
在可重配置电路中，只提供用于地址生成的简单的递增式电路，这使得难以执行复杂的地址生成。
发明内容
本发明的目的是提供实现高级计数器的可重配置电路。
根据本发明的一个方面，提供了一种可重配置电路，其包括第一算术单元，其对第一和第二输入数据做加法或减法并输出输出数据；以及第一选择器，其在第一算术单元的输出数据或第三输入数据之间进行选择，并且向第一算术单元输出所选择的数据，作为第一输入数据。
图1是示出根据本发明实施例的可重配置电路的配置示例的图；图2是示出集群器的配置示例的图；图3是示出PE的配置示例的图；图4是示出算术处理部分的配置示例的图；图5是用于说明ALU模式下算术处理部分的操作的图；图6是用于说明计数器模式下算术处理部分的操作的图；图7是用于说明间隔模式的操作示例的定时图；图8是用于说明间隔模式的另一个操作示例的定时图；图9是用于说明间隔模式的另一个操作示例的定时图；图10是用于说明第一计数器模式的操作示例的定时图；图11是用于说明第二计数器模式的操作示例的定时图；图12是用于说明第二计数器模式的另一个操作示例的定时图；图13是用于说明第二计数器模式的另一个操作示例的定时图；图14是示出二维图像的象素数据的图；图15是示出第一ALU、第二ALU和预测信号的图；图16是示出ALU、计数器和预测信号的图；
图17是示出由预测信号引起的计数器临时停止的定时图；图18是示出由预测信号引起的计数器完全停止的定时图；图19是示出写控制部分重写配置寄存器的数据的过程的定时图；图20是示出数据的配置示例的图；图21是用于说明通过重写配置寄存器的数据进行的三维地址生成方法的图；以及图22是示出可重配置电路的配置示例的图，其中示出了通过重写配置寄存器的数据进行的三维地址生成方法。
具体实施例方式
(整体配置)图1是示出根据本发明实施例的可重配置电路的配置示例的图。整体控制部分101控制多个集群器102。控制信号和数据的通信在多个集群器102之间执行。可重配置电路由LSI构成。
图2是示出集群器102的配置示例的图。序列发生器201、多个PE(处理元件)204和RAM 205连接到网络203，并且执行控制信号和数据的通信。实线箭头指示数据，虚线箭头指示控制信号。RAM 205接收地址，并且输出来自和去往网络203的数据。序列发生器201生成和输出取使能信号FETCHEN和地址ADR。配置存储器202存储配置数据，接收取使能信号FETCHEN和地址ADR，并且将配置数据输出到多个PE 204。PE 204接收取使能信号FETCHEN和配置数据，并且，作为响应，执行诸如加法器/减法器、计数器和乘法器之类的预定功能的操作。
图3是示出PE 204的配置示例的图。配置存储器302对应于图2中的配置存储器202。配置存储器202被分布和分配给每个PE 204。算术处理部分301接收数据DI0、DI1和有效信号VALID0、VALID1，基于它们执行计算，并且经由输出控制部分305输出数据DOUT。有效信号VALID0是指示数据DI0是有效还是无效的定时信号。有效信号VALID1是指示数据DI1是有效还是无效的定时信号。配置存储器302是RAM，它接收取使能信号FETCHEN和地址ADR，并且响应于地址ADR将配置数据输出到配置寄存器303。配置寄存器303响应于取使能信号FETCHEN存储配置数据。控制部分304接收重置信号RESET、有效信号VALIDC和预测信号PREDICATE，响应于配置寄存器303的数据控制算术处理部分301，并且经由输出控制部分305输出有效信号OUTVALID。输出控制部分305具有寄存器，并且响应于信号STALL/STOP分别输出算术处理部分301和控制部分304的输出信号，作为输出信号DOUT和OUTVALID。即，输出控制部分305控制输出信号DOUT和OUTVALID的输出定时。写控制部分306接收数据DI0和DI1，并响应于数据DI0或DI1将数据写入配置寄存器303中。
图4是示出算术处理部分301的配置示例的图。算术处理部分301具有ALU(算术逻辑单元)40 、触发器(寄存器)405以及选择器411至417。ALU 401具有加法器/减法器(算术单元)402、进位控制部分403和标志生成部分404。
选择器411在数据DI1或即时值IMM之间进行选择并输出它。数据DI1是从图2中的网络203输入的数据。即时值IMM是已被存储在图3的配置寄存器303中的数据。选择器412在选择器411的输出数据或触发器405的数据之间进行选择并输出它。选择器413在数据DI1或即时值IMM之间进行选择并输出它。选择器414在选择器412或413的输出数据之间进行选择并输出它。选择器415在步长STEP1或STEP2之间进行选择并输出它。步长STEP1和STEP2已被存储在配置寄存器303中，并且指示计数器的步长。选择器416在选择器415的输出数据或初始值0之间进行选择并输出它。选择器417在选择器416的输出数据或数据DI0之间进行选择并输出它。
进位控制部分403接收进位数据CI并将其输出到加法器/减法器402。加法器/减法器402接收选择器414和417的输出数据和进位数据CI，执行加法或减法，并输出数据OUT1。标志生成部分404基于输出数据OUT1输出错误标志ERROR、进位标志CARRY和预测信号PREDICATE。触发器405锁存数据OUT1，并且将其输出到选择器412。错误标志ERROR、进位标志CARRY和预测信号PREDICATE经由图3的输出控制部分305内的触发器输出。
图2中的PE 204响应于配置数据而具有ALU模式和计数器模式。算术处理部分301在ALU模式中充当ALU，在计数器模式中充当计数器。
例如，计数器可计数和生成地址。
选择器411是选择即时值IMM或数据DI1并输出其作为计数器模式中的初始地址值的选择器。当在计数器模式中加载初始地址值(初次)时，选择器412选择和输出选择器411的输出，在其他情况下，选择器412选择和输出作为触发器405的输出的上次地址值。选择器413是选择即时值IMM或数据DI1并在ALU模式中输出它的选择器。选择器414在计数器模式中选择和输出选择器412的输出，而在ALU模式中选择和输出选择器413的输出。
选择器415选择步长STEP1或STEP0并在计数器模式中输出它。当在计数器模式中加载初始地址值时，选择器416选择和输出0，在其他情况下，选择器416选择和输出选择器415的输出。选择器417在计数器模式中选择和输出选择器416的输出，而在ALU模式中选择和输出数据DI0。
在图3中，配置寄存器303具有用于存储计数器模式或ALU模式的操作模式寄存器。操作模式寄存器存储响应于取使能信号FETCHEN从配置存储器302读出的操作模式数据。控制部分304根据要存储在配置寄存器303中的配置数据来控制选择器411至417。
图5是用于说明ALU模式下图4中的算术处理部分301的操作的图。选择器411响应于配置数据选择即时值IMM或数据DI1，并将其输出到加法器/减法器402。加法器/减法器402接收选择器411的输出、数据DI0和进位数据CI，执行加法或减法，并且输出数据OUT1。在图3中的输出控制部分305内提供的触发器501在预定的定时锁存数据OUT1，并输出数据DOUT。
图6是用于说明计数器模式下图4中的算术处理部分301的操作的图。下面将描述对地址值进行计数的情况作为示例，但是也可以对其他值进行计数。选择器412在加载初始地址值时选择和输出初始地址值INI，而在其他情况下选择和输出作为触发器405的输出的上次地址值。初始地址值INI是图4中的选择器411的输出值。选择器415选择计数器的步长STEP1或STEP2。二维地址可以通过利用步长STEP1和STEP2来生成。选择器416在加载初始地址值INI时选择和输出0，而在其他情况下选择和输出选择器415的输出。加法器402对选择器412和选择器416的输出值作加法，并且将地址值OUT1输出到触发器405和501。触发器405根据操作模式同步于有效信号VALIDC锁存地址值OUT1，并且将其输出到选择器412。与图5的情况一样，触发器501是在图3的输出控制部分305内提供的，它根据操作模式同步于有效信号VALIDC在预定的定时锁存地址值OUT1，并输出地址值DOUT。
初始值INI可以在一个周期中从网络203(图2)的外部数据路径获得，并且可以被设置为计数器操作的初始值。如图4所示，初始值INI不仅可以使用配置寄存器303内的数据IMM，还可以使用来自网络203的数据DI1。
计数器模式包括间隔模式和计数模式。下面将描述每种操作。
(间隔模式)图7是用于说明间隔模式的操作示例的定时图。控制部分304响应于作为触发信号的取使能信号FETCHEN的脉冲，启动算术处理部分301作为计数器。在取使能信号FETCHEN的脉冲之后，当经过初始偏移时间INOF时，4被输出作为地址值DOU，并且有效信号OUTVALID变为高电平。初始偏移时间INOF例如是五个时钟的时间。有效信号OUTVALID为高电平时指示地址值DOUT有效，而为低电平时指示地址值DOUT无效。然后，每当经过间隔时间INT时，下一地址值DOUT和有效信号OUTVALD就被输出。例如，间隔时间INT是三个时钟的时间，这是各个地址输出值DOUT之间的间隔时间。在这种情况下，初始地址值INI为4，步长STEP1为4。初始偏移时间INOF和间隔时间INT已被存储在图3中的配置存储器302和配置寄存器303中。输出控制部分305根据配置寄存器303内的间隔时间INT来控制地址输出值DOUT的输出定时。根据间隔模式，可以通过利用取使能信号FETCHEN，协同应用操作来启动计数器。
图8是用于说明间隔模式的另一个操作示例的定时图。图8中的操作示例是上述间隔时间INT被设置为0的示例。并且，示出了利用步长STEP1和STEP2来设置二维地址的示例。初始地址值被设置为4，第一步长STEP1被设置为4，第二步长STEP2被设置为10(十六进制)，第一输出次数CNT1被设置为2，第二输出次数CNT2被设置为2。上述设置值已被存储在配置存储器302和配置寄存器303中。
由于初始地址值已被设置为4，因此第一地址值DOUT变为4。接下来，由于第一步长STEP1为4，因此第二地址值DOUT变为8。由于第一输出次数CNT1为2，因此一维地址生成完成。接下来，由于第二步长STEP2为10(十六进制)，因此第三地址值DOUT变为18(十六进制)。接下来，第一步长STEP1为4，第四地址值DOUT变为1C(十六进制)。由于第一输出次数CNT1为2，因此一维地址生成完成，并且由于第二输出次数CNT2为2，因此二维地址生成也完成。由于间隔时间INT为0，因此四个地址值DOUT被连续输出，并且在此期间有效信号OUTVALID保持高电平。
图9是用于说明间隔模式的另一个操作示例的定时图。当取使能信号FETCHEN的第一脉冲被生成时，配置存储器302内的第一配置数据被设置在配置寄存器303中，并且第一地址D1被生成。然后，当取使能信号FETCHEN的第二脉冲被生成时，计数器同步于时钟CLK自重置，配置存储器302内的第二配置数据被设置在配置寄存器303中，并且第二地址D2被生成。
(计数模式)计数模式包括第一计数模式和第二计数模式。将参考图10描述第一计数模式，参考图11描述第二计数模式。
图10是用于说明第一计数模式的操作示例的定时图。当取使能信号FETCHEN的脉冲被生成时，虽然配置数据被设置，但计数器不开始操作。当有效信号VALIDC变为高电平时，计数器在下一周期(时钟)被启动。即，控制部分304接收从其他PE 204输出的有效信号VALIDC，并利用有效信号VALIDC作为触发信号来启动算术处理部分301。然后，计数器反复计数并输出计数值作为地址值DOUT。可以通过利用有效信号VALIDC从外部指挥计数器的启动。
图11是用于说明第二计数模式的操作示例的定时图。当取使能信号FETCHEN的脉冲被生成时，虽然配置数据被设置，但计数器不开始操作。当有效信号VALIDC变为高电平时，计数器被启动。但是，图11的情况与图10的不同之处在于有效信号VALIDC被用作触发器405和501的同步信号，如图6所示。即，有效信号VALIDC的每个脉冲指挥每个计数值DOUT的输出定时。一旦有效信号VALIDC的脉冲被输入，计数值DOUT就被输出，并且有效信号OUTVALID就变为高电平。输出控制部分305接收从其他PE 204输出的有效信号VALIDC，并且根据有效信号VALIDC控制每个计数值(输出数据)DOUT的输出定时。可以通过利用有效信号VALIDC从外部指挥每个计数值DOUT的输出定时。
图12是用于说明第二计数模式的另一个操作示例的定时图，图14是示出二维图像的象素数据的图。示出了当模式VTIM被设置为0时的操作示例。一旦输入有效信号VALIDC的三个脉冲，就指挥计数值DOUT和有效信号OUTVALID的输出。在模式VTIM为0的情况下，一旦有效信号VALIDC的三个脉冲中的最后一个脉冲被输入，计数值DOUT就被输出，并且有效信号OUTVALID变为高电平。例如，在图14中，当生成3×3象素中右列的象素数据1-3、2-3和3-3的地址时，可以使用此操作。
图13是用于说明第二计数模式的另一个操作示例的定时图。示出了当模式VTIM被设置为1时的操作示例。一旦输入有效信号VALIDC的三个脉冲，就指挥计数值DOUT和有效信号OUTVALID的输出。在模式VTIM为1的情况下，一旦有效信号VALIDC的三个脉冲中的第一脉冲被输入，计数值DOUT就被输出，并且有效信号OUTVALID变为高电平。例如，在图14中，当生成3×3象素中左列的象素数据1-1、2-1和3-1的地址时，可以使用此操作。
(预测信号)图15是示出第一ALU 1501、第二ALU 1502和预测信号PREDICATE的图。ALU 1501和1502各自是不同PE 204内的ALU。预测信号PREDICATE是由ALU(算术单元)的计算结果生成的标志信号，例如，是由图4中的标志生成部分404生成和输出的。例如，第一ALU1501在数据A和B相等时使预测信号PREDICATE为高电平(例如11(二进制))，而在数据A和B不相等时使预测信号PREDICATE为低电平。第二ALU 1502在预测信号PREDICATE为高电平时对数据C和D作加法并输出数据E，而当预测信号PREDICATE为低电平时保持输出数据E。
图16是示出ALU 1601、计数器1602和预测信号PREDICATE的图。ALU 1601和计数器1602各自是不同PE 204内的ALU和计数器。ALU 1601指示处于ALU模式的PE 204，而计数器指示处于计数器模式的PE 204。ALU 1601根据内部算术单元的计算结果生成预测信号PREDICATE。例如，ALU 1601在数据A和B相等时使预测信号PREDICATE为高电平(例如11(二进制))，而在数据A和B不相等时使预测信号PREDICATE为低电平。计数器1602在预测信号PREDICATE为高电平时停止操作，而在预测信号PREDICATE为低电平时开始操作。即，充当计数器1602的PE 204，在计数器模式下，根据预测信号PREDICATE开始或停止作为计数器的操作。这样一来，计数器1602可以由于其他PE 204内的ALU 1601的操作因素而开始或停止。
图17是示出由预测信号PREDICATE引起的计数器临时停止的定时图。为00(二进制)的预测信号PREDICATE指示计数器的操作命令，而为10(二进制)的预测信号PREDICATE指示计数器的临时停止命令。当预测信号PREDICATE为00(二进制)时计数器操作，而当预测信号PREDICATE为10(二进制)时计数器使操作临时停止。之后当预测信号PREDICATE变为00(二进制)时，计数器重新开始操作。
图18是示出由预测信号PREDICATE引起的计数器完全停止的定时图。为00(二进制)的预测信号PREDICATE指示计数器的操作命令，而为11(二进制)的预测信号PREDICATE指示计数器的完全停止命令。当取使能信号FETCHEN的第一脉冲被生成时，第一配置数据被设置。当预测信号PREDICATE为00(二进制)时计数器操作。之后，当取使能信号FETCHEN的至少一个时钟周期变为11(二进制)时，计数器在下一周期(时钟)完全停止。之后，即使预测信号PREDICATE变为00(二进制)，计数器也保持停止。即，当计数器的操作停止被预测信号PREDICATE所指挥时，PE 204停止作为计数器的操作，直到取使能信号FETCHEN被输入。
接下来，当取使能信号FETCHEN的第二脉冲被生成时，第二配置数据被设置。当预测信号PREDICATE变为00(二进制)时，计数器操作。
(配置寄存器的数据重写)图19是示出图3中的写控制部分306重写配置寄存器303的数据的过程的定时图。每当取使能信号FETCHEN被生成时，配置数据被设置，并且配置寄存器303内的配置重写设置寄存器CFGSET被设置。配置重写设置寄存器CFGSET在为0时禁止重写配置寄存器303，而在为1时允许重写配置寄存器303。有效信号VALID0在为高电平时指示数据DI0有效，而在为低电平时指示数据DI0无效。
图20是示出上述数据DI0的配置示例的图。数据DI0指示头部2001和数据2002。头部2001指定配置寄存器303内作为重写目标的寄存器。例如，头部2001可以指定用于初始地址值INI、步长STEP1等的寄存器。数据2002指示要被写入上述指定寄存器中的数据。
写控制部分306基于数据DI0将指定的数据写入指定的寄存器中。在这种情况下，写控制部分306在配置重写设置寄存器CFGSET为0时不能重写配置寄存器303，而在配置重写设置寄存器CFGSET为1时能够重写配置寄存器303。
第一PE 204内的写控制部分306接收从第二PE 204输出的数据D10。配置寄存器303具有用于存储计数器的步长STEP1和STEP2的步长寄存器、用于存储初始值INI的初始值寄存器、用于存储指示允许步长寄存器、初始值寄存器等的数据重写的数据的重写设置寄存器CFGSET。仅当重写设置寄存器CFGSET存储指示允许重写的数据时，第一PE 204内的写控制部分306才响应于数据DI0重写步长寄存器、初始值寄存器等。即使取使能信号FETCHEN未被输入，写控制部分306也响应于数据DI0重写步长寄存器、初始值寄存器等。
图21是用于说明通过重写配置寄存器303的数据进行的三维地址生成方法的图。构成二维图像的象素数据例如具有0至17个地址。3×3象素的图像2101和2102分别可以由二维地址的生成来指定。三维地址可以在图像2101的地址被生成时生成，之后图像2102的地址被生成。
首先，配置数据被取使能信号FETCHEN设置，并且图像2102的二维地址被生成。例如，初始值INI被设置为0，第一步长STEP1被设置为1，第二步长STEP2被设置为4。因此，可以生成地址0→1→2→6→7→8→12→13→14。
通常，在这之后，配置数据被取使能信号FETCHEN设置，并且图像2102的二维地址被生成。例如，初始值INI被设置为3，第一步长STEP1被设置为1，第二步长STEP被设置为4。因此，可以生成地址3→4→5→9→10→11→15→16→17。
但是，在这种情况下，需要两次配置数据设置，从而要求配置存储器302的配置数据存储区域较大。因此，通过重写配置寄存器303来生成三维地址。
图22是示出可重配置电路的配置示例的图，其中示出了通过重写配置寄存器303的数据进行的三维地址生成方法。第一PE 2200具有计数器2201和触发器2202，作为计数器模式。第二PE 2210具有加法器2211和触发器2212，作为ALU模式。
首先，通过上述方法，计数器2201生成图像2101的二维地址。在这种情况下，在地址值13被生成时，加法器2210对作为地址值DOUT的13和-10作加法，并且将相加值“3”作为数据DI0输出到2201。数据DI0的头部2001指示地址初始值INI的寄存器是重写目标，数据DI0的数据2002指示“3”是要重写的数据。写控制部分306将3作为地址初始值写入地址初始值INI的寄存器中。步长STEP1和STEP2保持先前的值。
在图像2101的最后一个象素数据的地址值14被生成之后，计数器从地址初始值3生成二维地址。因此，可以生成地址3→4→5→9→10→11→15→16→17，作为图像2102的地址。
如上所述，可以通过重复二维地址生成两次，来生成图像2101和2102的地址。当开始生成图像2102的地址时，可以重写地址初始值INI的寄存器。因此，只利用一组配置数据，就可以生成两个二维地址，并且可以使配置存储器302的容量较小。
用户可以设置一维地址或二维地址的生成间隔，作为配置数据。虽然计数器操作进行到了中途，但是也可以重写配置寄存器303的数据，因此可以生成三维地址。
此外，步长STEP1和STEP2可以是正值或负值。如果步长STEP1或STEP2被设置为正值，则计数器执行向上计数操作。相反，如果步长STEP1或STEP2被设置为负值，则计数器执行向下计数操作。通过重写配置寄存器303内的步长STEP1或STEP2，还可以在向上计数操作期间将计数操作改为向下计数操作。
此外，在通过预测信号PREDICATE停止计数操作之后，还可以通过重写配置寄存器303的数据来重新开始计数操作。
根据本实施例，通过根据目的改变PE 204的操作模式，可以使PE204充当ALU和计数器。从而，可以实现高级计数器。
此外，上述所有实施例只是用于实现本发明的具体示例，它们不应当被解释为限制本发明的技术范围。即，可以用多种其他修改和配置来实现本发明，而不会脱离其技术精神或主要特征。
本申请基于2006年2月22日递交的日本专利申请No.2006-045855并要求其优先权，这里通过引用将其全部内容结合进来。
权利要求
1.一种可重配置电路，包括第一算术单元，其对第一输入数据和第二输入数据执行加法或减法，并输出输出数据；以及第一选择器，其选择所述第一算术单元的输出数据或第三输入数据，并且将所选择的那个作为所述第一输入数据输出到所述第一算术单元。
2.根据权利要求1所述的可重配置电路，还包括第二选择器，其在计数器模式下选择由所述第一选择器所选择的数据，而在ALU模式下选择第四输入数据，并且将所选择的那个作为所述第一输入数据输出到所述第一算术单元。
3.根据权利要求1所述的可重配置电路，还包括第二选择器，其在计数器模式下选择计数器的步长，而在ALU模式下选择第四输入数据，并且将所选择的那个作为所述第二输入数据输出到所述第一算术单元。
4.根据权利要求1所述的可重配置电路，还包括第二选择器，其在计数器模式下选择由所述第一选择器选择的数据，而在ALU模式下选择第四输入数据，并且将所选择的那个作为所述第一输入数据输出到所述第一算术单元；以及第三选择器，其在计数器模式下选择计数器的步长，而在ALU模式下选择第五输入数据，并且将所选择的那个作为所述第二输入数据输出到所述第一算术单元。
5.根据权利要求4所述的可重配置电路，还包括第四选择器，其选择第一步长或第二步长，并且将所选择的那个作为所述计数器的步长输出到所述第三选择器。
6.根据权利要求5所述的可重配置电路，其中所述第一选择器在所述计数器模式下选择所述第三输入数据作为初次的初始值，在其他情况下选择所述第一算术单元的输出数据，并将所选择的那个输出到所述第二选择器。
7.根据权利要求4所述的可重配置电路，还包括序列发生器，其生成取使能信号和地址；配置存储器，其存储配置数据；配置寄存器，其存储响应于所述取使能信号和所述地址从所述配置存储器读出的所述配置数据；控制部分，其根据要存储在所述配置寄存器中的所述配置数据来控制所述第一至第三选择器；以及输出控制部分，其控制所述第一算术单元的输出数据的输出定时，其中所述第一算术单元、所述配置寄存器、所述控制部分和所述输出控制部分构成第一处理元件。
8.根据权利要求7所述的可重配置电路，其中所述控制部分在所述计数器模式下利用所述取使能信号作为触发信号启动所述第一算术单元作为所述计数器。
9.根据权利要求7所述的可重配置电路，其中所述配置寄存器具有存储所述第一算术单元的各输出数据之间的间隔时间的寄存器，并且所述输出控制部分响应于所述间隔时间控制所述第一算术单元的输出数据的输出定时。
10.根据权利要求7所述的可重配置电路，还包括第二处理元件，其将有效信号输出到所述第一处理元件，其中所述第一处理元件内的控制部分利用所述有效信号作为触发信号启动所述第一算术单元作为计数器。
11.根据权利要求7所述的可重配置电路，还包括第二处理元件，其将有效信号输出到所述第一处理元件，其中所述第一处理元件内的输出控制部分响应于所述有效信号控制所述第一算术单元的每个输出数据的输出定时。
12.根据权利要求7所述的可重配置电路，还包括第二处理元件，其根据第二算术单元的计算结果生成预测信号，其中所述第一处理元件在计数器模式下响应于所述预测信号开始或停止作为所述计数器的操作。
13.根据权利要求12所述的可重配置电路，其中当所述预测信号指挥所述计数器的操作停止时，所述第一处理元件停止作为所述计数器操作，直到所述取使能信号被输入。
14.根据权利要求7所述的可重配置电路，还包括第二处理元件，其生成第五输入数据，其中所述配置寄存器包括步长寄存器，用于存储所述计数器的步长；初始值寄存器，用于存储所述第三输入数据，作为所述初始值；以及重写设置寄存器，用于存储指示允许对所述步长寄存器或所述初始值寄存器的数据进行重写的数据，并且其中所述第一处理元件包括重写控制部分，仅当所述重写设置寄存器存储允许重写的数据时，所述重写控制部分才根据所述第五输入数据重写所述步长寄存器或所述初始值寄存器。
15.根据权利要求14所述的可重配置电路，其中，即使所述取使能信号未被输入，所述重写控制部分也根据所述第五输入数据重写所述步长寄存器或所述初始值寄存器。
全文摘要
本发明提供了一种可重配置电路，其包括第一算术单元，其对第一输入数据和第二输入数据执行加法或减法，并输出输出数据；以及第一选择器，其选择所述第一算术单元的输出数据或第三输入数据，并且将所述选择的那个作为所述第一输入数据输出到所述第一算术单元。
文档编号G06F15/78GK101025730SQ20061008690
公开日2007年8月29日 申请日期2006年6月14日 优先权日2006年2月22日
发明者笠间一郎, 三宅正人 申请人:富士通株式会社