专利名称：倒序/循环地址产生器电路结构的制作方法
技术领域：
本发明属于计算机体系结构领域。地址产生器是数字信号处理器的重要功能部件，采用我们发明的倒序/循环新型地址产生器，数字信号处理器对典型应用的执行效率显著提高。
背景技术：
为了提高微处理器的性能，常用的方法之一就是在处理器内嵌入硬件地址产生器使数据地址运算与数据运算并行。传统地址产生器的功能只限于完成简单的加、减操作，其结构可用图1统一表示。由于传统地址产生器计算地址方式单一，它只适合应用于数据以顺序次序访问方式下的地址计算。根据常用的数字信号处理算法，数据的访问方式主要可归结为三类即顺序次序访问方式、倒位序访问方式、循环次序访问方式。传统地址产生器不能有效地支持倒位序访问方式与循环次序访问方式时数据地址的计算，因此，传统的地址产生器不能满足高速数字信号处理器内地址计算的需要。申请人研究的出发点，就是要解决传统地址产生器功能简单的不足，提出一种能高效地支持数字信号处理应用算法的地址产生器。
1.倒序数据地址的计算方法 离散傅立叶变换(DFT)在数字信号处理算法和系统的分析、设计和实现中起着重要的作用[8]。离散傅立叶变换最常见的一种快速傅立叶变换算法是基2FFT算法，如图2所示，在8点基2FFT完整计算流图中的数据流图作计算时，不断将离散傅立叶变换计算按奇、偶分解成较小的离散傅立叶变换计算。图3的树状图描述了输入数据标号序列分成偶数(为0)和奇数(为1)标号子序列的过程。
根据上述原理，将倒序输入数据序列定义为一个数据表，输入数据序列的长度即倒序数据表长度记为L(L＝2n，n∈自然数)。为了减少倒序数据地址的计算开销，对倒序数据表的首地址作如下限定数据表的首地址最低k位为零，k满足关系式2k＞L(k∈自然数)。如果数字信号处理器的地址长度为24位，倒位序数据表的首地址限定的实例如表1所示。数字信号处理器的编译器将保证倒序数据表的首地址满足限定条件。
表1倒序数据表的首地址限定的实例 在倒序数据表的首地址作满足限定条件时，倒序数据地址的计算方法如下 ARn＝ARn<+>L/2 (1-1) 式(1-1)中的<+>操作表示逆向进位加法操作。
例1(1)假设系统地址长度为8位，L＝23，ARn＝(xxxx0100)2为刚使用过的倒序数据地址，那么下一次要取用的倒序数据地址应用式(1-1)计算如下 ARn＝ARn<+>L/2＝(xxxx0100)2<+>(100)2＝(xxxx0010)2 (2)假设同上，从倒位序数据表首地址(xxxx0000)开始，连续进行8次倒序数据地址计算和连续进行8次递增顺序地址计算，数据地址后3位的变化情况如表2所示。
表2两类数据地址计算方式后3位的变化情况 2.循环缓冲区数据地址的计算方法 卷积运算、相关运算、FIR滤波等众多数字信号处理运算都可认为是一种特殊的有权和计算(Weighted Sum Computation)，这种特殊性表现在需要不断的更新数据的采样值。如果一个N阶滤波器，滤波计算时需要最近的N个采样数据，这N个采样值存储于数据存储器中。每次滤波计算输出后，一个新的采样数据将被读入并存储于数据存储器，同时最旧的采样数据被去除，即本次滤波计算中一个采样数据位置为X[k]，则下一次滤波计算中该数据位为X[k-1]。因此，N阶滤波器每次计算后，还需N-1次写操作。这种频繁的写操作，会导致很大的系统功耗并且影响了系统的运算速度。现存多种方法改变上述情况，其中代价最小的法就是将采样数据区定义为循环缓冲区，用循环缓冲区指针的改变来代替数据的移动，这样就可以大幅度减小系统功耗并且提高运算速度。
循环缓冲区可视作一个滑动窗，窗内包含最新需要处理的数据。当前数据处理完后指向缓冲区的地址指针按一定步长前移，又有一个新的数据进来，新的数据都要覆盖旧的数据，然后对缓冲器中的数据再进行处理，如此往复到指针指向缓冲区末地址时，指针将重新指向缓冲器首地址。表3描述了长度为6的循环缓冲区存放两组数据的情况，(a)为写入数据集{1，2，3，4}的情况，(b)为写入数据集{1，2，3，4，5，6，7，8}的情况，缓冲区的地址指针以步长为1的长度增长。
表3长度为6的循环缓冲区存放两组数据的情况 为了减少循环缓冲区数据地址的计算开销，申请人对循环缓冲区作如下限定循环类循环缓冲区长度记为L(L∈自然数)；循环缓冲区首地址最低k位为零，k满足关系式2k＞L(k∈自然数)；循环缓冲区指针的改变步长(Step)满足|Step|＜L。数字信号处理器的编译器将保证循环缓冲区满足限定条件。
在循环缓冲区满足限定条件时，循环缓冲区数据地址的计算方法如下 ARn＝ARn+step-L，ARn+step＞End ARn＝ARn+step+L，ARn+step＜Start (2-1) ARn＝ARn+step，Start≤ARn+step≤End 式(2-1)中的START、END表示循环缓冲区的起始地址、截止地址。
3.倒序/循环地址产生器的生成算法 倒序/循环地址产生器的生成算法(Agu_algorithm)是根据数据地址的计算方法产生，描述如下 int Agu_algorithm(type,ARn,immedieate_vlue,MR,step,L,START,END) string type; /*type:地址计算方法标识*/ int ARn,immedieate_vlue,MR,step,L,START,END; {Switch(type) {case‘001’:ARn=ARn±±;break;<!-- SIPO <DP n="4"> --><dp n="d4"/> case‘010’:ARn=ARn±±MR;break; case‘011’:ARn=ARn±immedieate_vlue;break; case‘101’:ARn＝ARn＜+＞L/2;break; case‘110’:{ ARn=ARn+step; IF(ARn+step＞End) ARn=ARn-L; IF(ARn+step＜Start) ARn=ARn+L;break; } Default:ARn=ARn; } Return(ARn); } 倒序/循环地址产生器生成算法中type∈{‘001’，‘010’，‘011’}，表示是顺序数据地址的计算；type∈{‘101’}，表示是倒位序数据地址的计算；type∈{‘110’}，表示是循环缓冲区数据地址的计算。
发明内容
依据上述倒序数据地址的计算方法、循环缓冲区数据地址的计算方法和倒序/循环地址产生器的生成算法，本发明的目的在于，提供一种倒序/循环地址产生器的电路结构。
为了实现上述目的，本发明采取如下的技术解决方案 一种倒序/循环地址产生器的电路结构，其特征在于，该电路结构由一个五端输入选择器、一个三端输入选择器、一个LT产生逻辑模块、一个加法器、一个逆向加法器、一个位与操作模块、一个位或操作模块、一个比较逻辑模块和一个修改逻辑模块组成；其中 五端输入选择器，用于根据寻址类型确定五个输入选通数据；该五端输入选择器的输出端分别连接到加法器和逆向加法器的一个输入端； 三端输入选择器，用于选通输出地址产生器的计算的地址结果；它的3个数据输入分别来自加法器、逆向加法器和自修改逻辑模块的输入结果； 加法器，用于除倒序寻址方式以外的其它方式的寻址计算，它的两个输入一个来自五输入选择器的输出端，另一个来自源地址寄存器的值；该加法器的输出端分别与三端输入选择器的一个输入端、比较逻辑模块和修改逻辑模块的一个输入端相连； 逆向加法器，用于倒序寻址方式，它的两个输入端一是来自五端输入选择器的输出端，另一个来自源地址寄存器的值，该逆向加法器的输出端连接到三端输入选择器的一个输入端； LT产生逻辑模块，用于循环缓冲区的首尾地址产生；该LT产生逻辑的输出端与位与操作模块的一个输入端连接； 位与操作模块，用于形成循环寻址中循环缓冲区的首地址，该位与操作模块的两个输入端一个来LT产生逻辑模块的输出；另一个来自源地址寄存器的值；位与操作模块的输出端与位或操作模块的一个输入端和比较逻辑模块的一个输入端相连； 位或操作模块，用于形成循环寻址中循环缓冲区的尾地址，该位或操作模块的两个输入端一个来自位与操作模块的输出，另一个来自循环缓冲区的长度值，位或操作模块的输出端与比较逻辑模块的一个输入端连接； 比较逻辑模块，用于判断循环寻址的地址值是否越界，该比较逻辑模块的输入有4个，一个是来自加法器的循环寻址的地址值；第二个是地址增长方向值；第三个是来自位与操作模块输出的首地址值，第四个是来自位或操作模块的输出的尾地址值；比较逻辑模块的输出与修改逻辑模块的一个输入端连接； 修改逻辑模块，用于将越界的循环寻址，重新修改回循环缓冲区的地址空间；该修改逻辑的模块输入有4个，一个是加法器的输入；第二个是循环缓冲区长度；第三个是比较逻辑模块的输出；第四个是地址变化方向的符号；修改逻辑模块的输出端与三端输入选择器的一个输入端相连。
本发明的倒序/循环地址产生器的电路结构具有以下优点 (1)有效的支持倒序和循环寻址方式，对高效地支持FFT、卷积以及相关等数字信号处理算法的数据寻址，提高算法的执行效率。
(2)循环缓冲区的首尾地址(START、END地址)采用动态方式产生，减小了地址产生器的AT2。
(3)该结构的地址产生器速度较快。地址产生器的关键路径延迟为 tp＝2tmux+max(tadder，tLT+t&+t|)+tcmp+treform 其中，tmux表示选择器的延迟；tadder表示表示加法器的延迟；tLT表示LT产生逻辑延迟；t&表示位与操作延迟；t|表示位或操作延迟；tcmp表示比较逻辑延迟；treform表示修改逻辑延迟。tmux、t&、t|基本为一常数，数量级与门延迟(tg)相同。对于地址位数为24位的地址产生器可有以下结论tadder＞＞tg；tadder＞tLT+t&+t|；tcmp、treform数量级与tadder相同。因此，该结构的地址产生器最大延迟相当于3tadder，即延迟复杂度与加法器的延迟复杂度线性相关。
本发明的倒序/循环地址产生器，是通过研究常用的数字信号处理算法，总结常用数字信号处理算法中数据使用的特点，根据数据使用的特点得出了数字信号处理算法中数据地址的计算方法。采用本发明的倒位序/循环地址产生器后，显著提高了其数字信号处理性能。源于数字信号处理算法本身的通用性，也适合应用于其它可编程数字信号处理器内嵌地址产生器的研发中。
图1是传统地址产生器结构图； 图2是8点基2FFT的完整计算流图； 图3是8点基2FFT输入数据倒序的树状图； 图4是本发明的倒序/循环地址产生器的逻辑结构图； 图5是一位全加器的结构图； 图6是8-bit正向加法器的电路结构图； 图7是为LT模板的位判断电路结构图； 图8是时LT模板的第M组判断结构图。
为了更清楚的理解本发明，以下结合附图和发明人给出的一个具体的实施例，对本发明作进一步的详细描述。
具体实施例方式 SMDSP高性能数字信号处理器，地址线24位，其支持顺序、倒序以及循环寻址。SMDSP内的地址产生器采用了图4的倒序/循环地址产生器的电路结构，包括 一个五端输入选择器。五端输入选择器根据寻址类型控制信号type，确定5输入选通的数据。5个待选通数据由上至下依次为“step”(当type表示是循环寻址时，选通它)；“immedieat_value”(当type表示是立即数寻址时，选通它)；“MR”(当type表示是基址变址寻址时，选通它)；“1”(当type表示是顺序寻址时，选通它)；“L/2”(当type表示是倒序寻址时，选通它)。五输入选择器的输出连接到加法器和逆向加法器的一个输入。
一个加法器。除倒序寻址方式，其它方式的寻址计算都需要加法器参与运算。它的两个输入一是来自五输入选择器的输出；二是源地址寄存器的值ARn。加法器的输出接到3输入选择器的一个输入端和比较逻辑的输入端。
一个逆向加法器。该逆向加法器用于倒序寻址方式。它的两个输入一是来自五输入选择器的输出，即L/2；二是源地址寄存器的值ARn。逆向加法器的输出接到3输入选择器的一个输入端。
一个LT产生逻辑，用于循环缓冲区的首尾地址产生。LT产生逻辑的输出为位与操作模块的一个输入。LT的产生过程从L的最高位开始，找到第一个Li不为零，将Li至L0置为0，将LMSB至Li+1置为1。
一个位与操作模块。位与操作用于形成循环寻址中，循环缓冲区的首地址。该模块有两个输入一是来在LT的输出；二是源地址寄存器的值ARn。位与操作模块的输出作为位或操作的输入和比较逻辑的输入。
一个位或操作模块。位与操作用于形成循环寻址中，循环缓冲区的尾地址址。该模块有两个输入一是来在位与操作模块的输出，即循环缓冲区的首地址；二是循环缓冲区的长度值L。位或操作模块的输出作为比较逻辑的输入。
一个比较逻辑模块。比较逻辑模块用于判断循环寻址的地址值是否越界，即在正向增长时(Step为正)，循环寻址的地址值是否大于循环缓冲区的尾首地址；在逆向增长时(Step为负)，循环寻址的地址值是否大于循环缓冲区的首地址。比较逻辑的输入有4个一个是循环寻址的地址值来自加法器；二是地址增长方向，即Step的符号；三是首地址值，来自位与操作模块的输出；四是尾地址值，来自位或操作模块的输出。比较逻辑的输出作为修改逻辑的一个输入。
一个修改逻辑。修改逻辑是用于将越界的循环寻址，重新修改回循环缓冲区的地址空间。当发生上越界时(STE为负)，修改逻辑执行的操作是循环寻址值加上循环缓冲区长度L；当发生下越界时(STEP为正)，修改逻辑执行的操作是循环寻址值减去循环缓冲区长度L。修改逻辑的输入有4个一个是加法器的输入；二是循环缓冲区长度L；三是越界类型即比较逻辑模块的输出；四是地址变化方向STEP的符号。修改逻辑的输出为三输入选择器的输入。
一个三输入选择器。三输入选择器用于选通输出地址产生器的计算的地址结果。它有3个数据输入端一个是加法器的结果；一个是逆向加法器的结果；三是修改逻辑的结果。输出控制由Type*决定。输出结果为ARn*。
上述五输入选择器可采用NMOS传输管逻辑，即用5个N管漏端并联，源端分别接5个输入信号(step、immedieat value、MR、1、L/2)，5个N管的栅都接type的译码信号。
加法器的结构实现分两步。首先是一位全加器的结构；然后是24位加法器的结构 (1)一位全加器电路。一位全加器是实现加法器和逆向加法器的基础。地址产生器采用全定制设计方法，采用了单N管传输逻辑，降低了一位全加器单元的面积，同时提高了一位全加器的速度。同时，为了降低避免信号延迟造成的逻辑误翻转功耗，特别设计了延迟均衡的进位产生信号和进位传递信号电路。
图5为加法器的其中一位全加器的结构，包括 一个与非门nand，该与非门nand的输出端与一个PMOS传输管P1连接，其输入数据为a，b； 一个或非门nor，该或非门nor的输出端与第一NMOS传输管N1连接，其输入数据为a，b； 上述NMOS传输管N1和PMOS传输管P1的输出还与第二NMOS传输管N2的输出端相连，第二NMOS传输管N2的输入端与第三非门pinv_3相连； 两个异或门，其中第一异或门xonr_1的输入数据为a、b，输出端连接有第一非门pinv_1，第一非门pinv_1的输出端分别与第二非门inv的输入端和第二NMOS传输管N2的输入端相连，第二非门inv的输出与第二异或门xonr_2的一个输入端相连，第二异或门xonr_2的另一个输入来自第三非门pinv_2的输出端；第二异或门xonr_2的输出端还连接有第四非门pinv_3； 第三非门pinv_2的输入Cin为低位的进位输入信号；第四非门pinv_3输出s为一位全加器的运算结果，第一非门pinv_1的输出haf为a，b的异或值即半加的结果，NMOS传输管N1和PMOS传输管P1的输出cout为一位全加器的进位输出。
当a＝1且b＝1时，进位输出信号为1，p1导通Cout＝1(CH＝1)；当a＝0且b＝0时，进位输出信号为0，n1导通Cout＝0(CH＝0)；当a＝1且b＝0或a＝0且b＝1时，进位输出信号的值依赖进位输入信号的值，n2导通Cout＝Cin(CH＝CL)。
(2)正向与逆向进位加法器电路 正向加法器，即进位从低位向高位进位的加法器，具体结构需要根据具体的应用环境和实现工艺确定采用哪一种加法器。加法器的性能可以从延迟、功耗、面积等方面进行分析。我们对行波进位加法器、均匀分组跳跃进位加法器、不均匀分组跳跃进位加法器、选择进位加法器和先行进位加法器等几种常见的加法器进行了分析，针对24位加法器进行的。具体分析的方法有三种一是通过门级模拟器来估算加法器的性能和功耗；二是对每种加法器应用标准单元库，进行电路版图的设计，然后从版图中反提取电路参数，针对其参数进行电路的模拟，从中得出各种加法器的比较结果；三是通过物理实现在芯片上实现各种加法器，然后通过实际测量进行比较。采用上面的三种方法对前面提到的各种加法器进行比较的结果见表4。
表4 24位加法器的各种实现情况比较 通过对这些并行加法器的比较，可以发现行波进位加法器的速度太慢，选择进位加法器使用的逻辑门数、面积、功耗较大，而速度的改善不足以补偿付出的代价。延迟功耗积相对较小的是跳跃进位加法器(包括均匀分组和不均匀分组)和先行进位加法器，其中不均匀分组的跳跃进位加法器和先行进位加法器的延迟功耗积是最小的，它们的面积相对于选择进位加法器是较小的。而在物理实现时，虽然先行进位加法器和跳跃进位加法器的规则性都比较好，但是随着半导体工艺特征尺寸的不断缩小，金属线之间的干扰以及它们所占的功耗和面积也在不断增加，又由于随着位数的增加，先行进位加法器内部的走线会趋向于更复杂化。所以综合考虑以上各种因素，为了使得加法器的性能得到最大的优化，采用进位跳跃加法器结构。
下面是发明人以一个8位的正向进位的跳跃加法器结构的实施例，用于说明跳跃加法器结构的特点。
图6为个8位的正向进位的跳跃加法器结构，其由8个FA(一位全加器)单元和2个AC(进位加速单元组成)。8个全加器分成3组，每组称为一个BLOCK，BLOCK与BLOCK间有加速进位电路AC。AC的输入是本组BLOCK中最低位的进位和最高位的进位；当BLOCK中三位全加器的半加器值为111时，AC输出BLOCK中最低位的进位值，否则AC输出BLOCK中最高位的进位值。图6的加法器工作特点分析当操作数为AAH(10101010)和55H(01010101)时，第一位的进位产生时间(2Tgate+Tswitch)，第8位的进位产生时间(2Tgate+Tswitch)+7Tgate，第N位的进位产生时间(2Tgate+Tswitch)+(N-1)Tgate，为了减少FA的误翻转降低功耗、，各位进位的进位产生时间要小于等于3Tgate。
逆向加法器的结构基本同加法器结构，只是进位方式采用从高位向低位进位的方式，即将加法器进位链反置及可。
LT的结构设计时，申请人联想到了进位跳位加法器(CSKA)的进位加速方法，加速形成LT。即采用并行位判断，位分组，组间加速判断的并、串、分组相结和的结构。图7为LT模板的位判断电路结构，包括两个非门，其中第一个非门的输出连接相互并联的NMOS传输管和PMOS传输管的输入端，NMOS传输管和PMOS传输管输出连接另外一个非门。
其中Li为循环缓冲区长度寄存器的值L的第i位，如果，Li该位为1，并且高位无1位(Cini＝0)，则Couti＝1，置Lti-1到LtLSB后的低位为0，同时，形成Lti＝0。如果Li该位为0，并且高位无1位(Cini＝0)，则Couti＝0，继续后续低位判断，同时，形成Lti＝1。Ti信号位用于位分组的加速判断。图8为LT模板的第M组判断结构。
位与逻辑和位或逻辑分别采用24个与门和或门，采用对应位相与/或。
比较逻辑结构如同一个24位加法器，参看加法器结构。
修改逻辑结构也如同一个24位加法器，参看加法器结构。
三输入选择器结构与五输入选择器结构同。
需要特别说明的是 循环寻址中首地址和尾地址的计算公式总结如下 START＝ARn< END＝START|L 式中，“&”表示按位与操作；“|”表示按位或操作。ARn为循环缓冲区中任意一个数据的地址值；L为循环缓冲区的长度；LT为产生逻辑的输出。
权利要求
1.一种倒序/循环地址产生器的电路结构，其特征在于，该电路结构由一个五端输入选择器、一个三端输入选择器、一个LT产生逻辑模块、一个加法器、一个逆向加法器、一个位与操作模块、一个位或操作模块、一个比较逻辑模块和一个修改逻辑模块组成；其中
五端输入选择器，用于根据寻址类型确定5个输入选通数据；该五端输入选择器的输出端分别连接到加法器和逆向加法器的一个输入端；
三端输入选择器，用于选通输出地址产生器的计算的地址结果；它的3个数据输入分别来自加法器、逆向加法器和自修改逻辑模块的输入结果；
加法器，用于除倒序寻址方式以外的其它方式的寻址计算，它的两个输入一个来自五输入选择器的输出端，另一个来自源地址寄存器的值；该加法器的输出端分别与三端输入选择器的一个输入端、比较逻辑模块和修改逻辑模块的一个输入端相连；
逆向加法器，用于倒序寻址方式，它的两个输入端一是来自五端输入选择器的输出端，另一个来自源地址寄存器的值，该逆向加法器的输出端连接到三端输入选择器的一个输入端；
LT产生逻辑模块，用于循环缓冲区的首尾地址产生；该LT产生逻辑的输出端与位与操作模块的一个输入端连接；
位与操作模块，用于形成循环寻址中循环缓冲区的首地址，该位与操作模块的两个输入端一个来LT产生逻辑模块的输出；另一个来自源地址寄存器的值；位与操作模块的输出端与位或操作模块的一个输入端和比较逻辑模块的一个输入端相连；
位或操作模块，用于形成循环寻址中循环缓冲区的尾地址，该位或操作模块的两个输入端一个来自位与操作模块的输出，另一个来自循环缓冲区的长度值，位或操作模块的输出端与比较逻辑模块的一个输入端连接；
比较逻辑模块，用于判断循环寻址的地址值是否越界，该比较逻辑模块的输入有4个，一个是来自加法器的循环寻址的地址值；第二个是地址增长方向值；第三个是来自位与操作模块输出的首地址值，第四个是来自位或操作模块的输出的尾地址值；比较逻辑模块的输出与修改逻辑模块的一个输入端连接；
修改逻辑模块，用于将越界的循环寻址，重新修改回循环缓冲区的地址空间；该修改逻辑的模块输入有4个，一个是加法器的输入；第二个是循环缓冲区长度；第三个是比较逻辑模块的输出；第四个是地址变化方向的符号；修改逻辑模块的输出端与三端输入选择器的一个输入端相连。
2.如权利要求1所述的倒序/循环地址产生器的电路结构，其特征在于，所述的加法器的其中一位全加器的结构包括
一个与非门，该与非门的输出端与一个PMOS传输管连接，其输入数据为a，b；
一个或非门，该或非门的输出端与第一NMOS传输管连接，其输入数据为a，b；
上述NMOS传输管和PMOS传输管的输出还与第二NMOS传输管的输出端相连，第二NMOS传输管的输入端与第三非门相连；
两个异或门，其中第一异或门的输入数据为a、b，输出端连接有第一非门，第一非门的输出端分别与第二非门的输入端和第二NMOS传输管的输入端相连，第二非门的输出与第二异或门的一个输入端相连，第二异或门的另一个输入来自第三非门的输出端；第二异或门的输出端还连接有第四非门；
第三非门的输入为低位的进位输入信号；第四非门输出为一位全加器的运算结果，第一非门的输出是数据a，b的异或值即半加的结果，NMOS传输管和PMOS传输管的输出为一位全加器的进位输出。
3.如权利要求1所述的倒序/循环地址产生器的电路结构，其特征在于，所述的LT产生逻辑模块的结构包括包括两个非门，其中第一个非门的输出连接相互并联的NMOS传输管和PMOS传输管的输入端，NMOS传输管和PMOS传输管输出连接另外一个非门。
全文摘要
本发明公开了一种倒序/循环地址产生器的电路结构，由五端输入选择器、三端输入选择器、LT产生逻辑模块、加法器、逆向加法器、位与操作模块、位或操作模块、比较逻辑模块和修改逻辑模块组成；该倒序/循环地址产生器能够有效的支持倒序和循环寻址方式，对高效地支持FFT、卷积以及相关等数字信号处理算法的数据寻址，提高算法的执行效率。循环缓冲区的首尾地址(START、END地址)采用动态方式产生，减小了地址产生器的AT2。结构的地址产生器速度较快，显著提高了其数字信号处理性能。比采用传统的地址产生器FFT运算、卷积运算平均执行速度提高了19％、80％。源于数字信号处理算法本身的通用性，也适合于其它可编程数字信号处理器内嵌地址产生器的研发中。
文档编号G06F17/14GK1916886SQ20061010506
公开日2007年2月21日 申请日期2006年8月29日 优先权日2006年8月29日
发明者车德亮, 刘文平 申请人:中国航天时代电子公司第七七一研究所