专利名称：折衷型前导0/1逻辑的电路结构的制作方法
技术领域：
本发明属于计算机体系结构领域，具体涉及一种折衷型前导0/1逻辑的电路结构。
背景技术：
前导0/1逻辑是浮点数加减法处理流程中尾数运算结果规格化操作的必需逻辑，即浮点数有效减法后，当两个浮点数的差小于等于1时，也就是说，两操作数非常接近，减法出来的结果可能会很小时，结果需要进行左移多位的操作，才能使运算结果成为一个规格化的数。因此，需要前导0/1逻辑判断出运算结果的前面有多少个前导0(结果为正)或1(结果为负)。
图1是传统的两种规格化流程，按前导0/1逻辑与尾数运算加法器数据的依赖性划分，前导0/1逻辑可分为两种一种是串行前导0/1逻辑(图a)，即在尾数计算结果得出之后再根据计算的结果进行前导0/1判断，这样尾数计算与前导0/1的位数判断是串行完成的；另一种是并行前导0/1逻辑(图b)，即在进行尾数加、减运算的同时，判断出要进行规格化时需移的位数。
发明内容
为了解决传统规格化操作流程中的不足，本发明的目的在于，提供一种折衷型前导0/1逻辑的电路结构，这种电路结构的优点是在VLSI实现时，功耗低面积小并且速度也较快。
实现上述发明目的的技术解决方案是，一种折衷型前导0/1逻辑电路的结构，其特征在于，该逻辑电路的结构由32个位比较逻辑电路和7个加速比较控制电路组合而成；其中，每4个位比较逻辑电路分成一组；组内的4个位比较逻辑电路并行排放，位比较逻辑电路之间通过位比较控制信号串行连接；每组位比较逻辑电路之间设置一个加速比较控制电路，8组位比较逻辑电路之间共有7个加速比较控制电路。
本发明的折衷型前导0/1逻辑电路结构，其规则性好，有利于超大规模集成电路(VLSI)的实现。它使规格化流程的延迟比并型时(Javier并行前导0/1逻辑)多了26％，功耗省了62％，整体功耗延迟积只是并型的46.7％。因此，该折衷型的前导0/1逻辑结构，在性能满足的条件下，具有很高的功耗和面积的优化特性，可使浮点处理器的性能功耗比大大提高。
图1是传统规格化流程图。其中(a)是串型，(b)是并行；图2是折衷的规格化流程图；图3是前导0/1第k组的结构图；图4是位比较逻辑电路BC电路结构图；图5是加速比较控制电路AC电路结构图；以下结合附图和发明人给出的实施例对本发明作进一步的详细说明。
具体实施例方式
折衷型前导0/1逻辑的电路是由32个位比较逻辑电路(为了简化称呼，这里将其命名为BC)和7个加速比较控制电路(为了简化称呼，这里将其命名为AC)组和而成。将每4个位比较逻辑电路分成一组，32个位比较逻辑分成8组；组内的4个位比较逻辑电路并行排放，位比较逻辑之间通过位比较控制信号CH串行连接；每组位比较逻辑间设置一个加速比较控制电路，8组位比较逻辑，共需要7个加速比较控制电路。第K组的结构如图3所示。
位比较逻辑电路(即BC)的功能主要是判断输入的两个二进制位是否相同，其还要产生相邻位的控制信号。每个位比较逻辑电路由一个异或门、一个非门、一个与门和两个PMOS管和一个NMOS管组成，结构如图4所示。参看图4，BC的输入端口有3个分别为a、b、CL；输出端口有3个分别为T、CH、OUT。a、b为浮点尾数加法器运算结果中的两个相邻位，它们是异或门的输入，异或的结果为输出T；异或的结果信号还连结到具有公共输出端N1与P1(P1的源端接电源)的栅上，N1与P1的公共输出和P2(P2的源端接电源)的漏端相连为CH。CL为N1的源端和反向器的输入。反向器的输出接P2的栅和与门的一个输入端，与门的另一个输入端接CH。与门的输出为OUT。
加速比较控制电路(即AC)的功能主要是加速位位比较逻辑判断结果的形成。每个加速比较控制电路由两个与非门，两个反相器，一个或门，6个PMOS管和一个6个NMOS管组成，结构如图5所示。参看图5，AC的输入端口有7个，分别为TCA、T_B、T_C、T_1、T_2、T_3、T_4；输出端口T_OUT。T_A和T_B是与非门NAND_1的输入，NAND_1的输出接反向器INV_1，INV_1的输出接到具有公共漏输出端N1(N1的源端接地)与P1的栅上，P1的源端接到以并联方式连接的P3(P3的源端接电源)、P4(P4的源端接电源)、P5(P5的源端接电源)、P6(P6的源端接电源)的共漏端，T_1、T_2、T_3、T_4接到P3、P4、P5、P6的栅端；T_A接反向器INV_2的输入，INV_2的输出和T_B是与非门NAND_2的输入，NAND_2的输出接到具有公共输出端N2与P2(P2的源端接地)的栅端上，N2的源端接到以串联方式连接的N6的漏端、N6的源端接N5的漏端、N5的源端接N4的漏端、N4的源端接N3的漏端、N3的源端接地，T_1、T_2、T_3、T_4也分别接到N3、N4、N5、N6的栅端；N1与P1的公共漏输出端与N2与P2的公共漏输出端相连，为或门OR的一个输入端，T_C接或门OR的另一个输入端，或门的输出为T_OUT。
本发明的折衷型的前导0/1逻辑，是在满足性能指标下，对面积和功耗的优化设计。这里折衷的含义是针对传统的非串即并的传统规格化流程而言，形式界于串并之间，如图2所示。
例如，SMDSP的一个判断32位尾数运算结果的折衷型的前导0/1逻辑电路。SMDSP浮点尾数减结果值为sum，sumi表示sum中的某一位，其中0≤i≤31。
折衷型前导0/1电路的功能从浮点尾数减结果值高位到低位找到第一次相邻位满足sumisumi-1＝1的位置，即sun需经左移(32-i)位成为规格化的尾数。
折衷型前导0/1电路是由32个位比较逻辑电路(即BC)和7个加速比较控制电路(即AC)组和而成。将每4个位比较逻辑电路分成一组，32个位比较逻辑分成8组；每组位比较逻辑间设置一个加速比较控制电路，8组位比较逻辑，共需要7个加速比较控制电路。其中第k组的结构如图3所示。图中，BC表示位比较逻辑电路；AC表示加速比较控制电路加速比较逻辑(AC(k-1)为第(k-1)组的加速比较逻辑；AC(k)为第(k)组的加速比较控制电路。
BC的功能是判断尾数加/减运算结果相邻两位的逻辑值是否相同。BC逻辑真值表如表1所示。BC逻辑电路结构如图4所示。BC各端口作用如下输入端口CL为BC控制信号，CL＝1表示移位编码已经产生，无需在进行位比较；输入端口a接sum(j+1)(尾数加/减运算结果的第j+1位)；输入端口b接Sum(j)(尾数加/减运算结果的第j位)；输出端口T用于加速比较电路逻辑；输出端口CH为本次Sum(j)与Sum(j+1)比较生成的BC的控制信号；输出端口OUT输出移位编码。
表1BC逻辑真值表
AC的功能是快速生成高一组BC的控制信号和高组AC的控制信号。AC逻辑真值表如表2所示。AC逻辑电路结构如图5所示。第K组的AC即AC(K)各端口作用如下输入端口T_C(k)为AC(K)的控制信号，其输入值为第(k-1)级的T_OUT(k-1)；输入端口T_A(k)与T_B(k)为尾数加/减模块中第i+1级和第i级的进位选通控制信号；当T_A(k)＝1时，说明第(k-1)级无移位编码产生需要在第k级判定；当T_B(k)＝1时，第k级的BC(1)~BC(4)五个输入值相同(sum(j+2)＝sum(j+1)＝sum(j)＝sum(j-1)＝sum(j-2))，说明第k级中不可能产生移位编码，需要在(k+1)级判定；输入端口T_1(k)~T_4(k)表示第k级中的BC(1)~BC(4)的T输出；输出端口T_OUT(k)为第k级加速比较器输出，T_OUT(k)＝1表示移位编码在第k级或在第k级之前已经产生，第k级之后的各级无需在进行位比较。
表4AC逻辑真值表
权利要求
1.一种折衷型前导0/1逻辑电路的结构，其特征在于，该逻辑电路的结构由32个位比较逻辑电路和7个加速比较控制电路组合而成；其中，每4个位比较逻辑电路分成一组；组内的4个位比较逻辑电路并行排放，位比较逻辑电路之间通过位比较控制信号串行连接；每组位比较逻辑电路之间设置一个加速比较控制电路，8组位比较逻辑电路之间共有7个加速比较控制电路。
2.如权利要求1所述的折衷型前导0/1逻辑电路的结构，其特征在于，所述的每个位比较逻辑电路由一个异或门、一个反向器、一个与门、PMOS管P1、PMOS管P2和一个NMOS管N1组成；其输入端口有分别为a、b、CL；输出端口分别为T、CH、OUT；其中，a、b为浮点尾数加法器运算结果中的两个相邻位，它们是异或门的输入，异或的结果为输出T；异或的结果信号还连结到具有公共输出端NMOS管N1与PMOS管P1的栅上，其中PMOS管P1的源端接电源，NMOS管N1与PMOS管P1的公共输出和PMOS管P2的漏端相连为CH，其中PMOS管P2的源端接电源，CL为NMOS管N1的源端和反向器的输入，反向器的输出接PMOS管P2的栅和与门的一个输入端，与门的另一个输入端接CH，与门的输出为OUT。
3.如权利要求1所述的折衷型前导0/1逻辑电路的结构，其特征在于，所述的每个加速比较控制电路由与非门NAND_1、与非门NAND_2、反相器INV_1、反相器INV_2、一个或门OR、6个PMOS管和一个6个NMOS管组成；其输入端口有7个，分别为T_A、T_B、T_C、T_1、T_2、T_3、T_4，输出端口为T_OUT；T_A和T_B是与非门NAND_1的输入，与非门NAND_1的输出接反向器INV_1，反向器INV_1的输出接到具有公共漏输出端NMOS管N1与PMOS管P1的栅上，其中NMOS管N1的源端接地，PMOS管P1的源端接到以并联方式连接的PMOS管P3、PMOS管P4、PMOS管P5、PMOS管P6的共漏端，其中PMOS管P3、PMOS管P4、PMOS管P5、PMOS管P6的源端接电源，T_1、T_2、T_3、T_4接到PMOS管P3、PMOS管P4、PMOS管P5、PMOS管P6的栅端；T_A接反向器INV_2的输入，反向器INV_2的输出和T_B是与非门NAND_2的输入，与非门NAND_2的输出接到具有公共输出端NMOS管N2与PMOS管P2的栅端上，其中PMOS管P2的源端接地；NMOS管N2的源端接到以串联方式连接的NMOS管N6的漏端、NMOS管N6的源端接NMOS管N5的漏端、NMOS管N5的源端接NMOS管N4的漏端、NMOS管N4的源端接NMOS管N3的漏端、NMOS管N3的源端接地，T_1、T_2、T_3、T_4也分别接到N3、N4、N5、N6的栅端；N1与P1的公共漏输出端与NMOS管N2与PMOS管P2的公共漏输出端相连，为或门OR的一个输入端，T_C接或门OR的另一个输入端，或门的输出为T_OUT。
全文摘要
本发明公开了一种折衷型前导0/1电路的结构，该逻辑电路的结构由32个位比较逻辑电路和7个加速比较控制电路组合而成；其中，每4个位比较逻辑电路分成一组；组内的4个位比较逻辑电路并行排放，位比较逻辑电路之间通过位比较控制信号串行连接；每组位比较逻辑电路之间设置一个加速比较控制电路，8组位比较逻辑电路之间共有7个加速比较控制电路。该逻辑电路规则性好，有利于超大规模集成电路(VLSI)的实现。它使规格化流程的延迟比并型时(Javier并行前导0/1逻辑)多了26％，功耗省了62％，整体功耗延迟积只是并型的46.7％。因此，该折衷型的前导0/1逻辑结构，在性能满足的条件下，具有很高的功耗和面积的优化特性，可使浮点处理器的性能功耗比大大提高。
文档编号G06F7/57GK1945524SQ20061010506
公开日2007年4月11日 申请日期2006年8月29日 优先权日2006年8月29日
发明者车德亮, 刘文平 申请人:中国航天时代电子公司第七七一研究所