一种基于FinFET器件的全加器的制作方法

本发明涉及一种全加器，尤其是涉及一种基于finfet器件的全加器。

背景技术：

随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。全加器是所有运算电路的基本单元,是数字系统最关键的部件之一。全加器的功耗和运算速度,直接决定整个电路系统的综合性能。zippercmos全加器作为动态全加器的代表，在90nm技术节点上以其速度快和面积小优良特性被广泛应用于微处理器的流水线结构及关键路径中,它是处理器中乘法累加单元必不可少的组成部分。但是,随着cmos集成电路技术的快速发展，器件尺寸不断减小，微处理器的时钟频率不断增加，在45nm技术节点以下由于漏电流急剧增大，故漏功耗不断增大，导致功耗过大难以忍受；同时现在便携设备对面积的要求越来越严格。

传统的zippercmos全加器的电路图如图1所示。该全加器由两个反相器、10个n型finfet管(n1、n2、n3、n4、n5、n6、n7、n8、n9和n10)以及12个p型finfet管(p1、p2、p3、p4、p5、p6、p7、p8、p9、p10、p11)组成。该全加器使用的finfet管数量较多，由此导致电路面积和功耗较大；并且，由n型finfet管n1、n2、n3、n4、n5和n6构成的下拉网络栈高度较高，由p型finfet管p4、p5、p6、p7、p8、p9、p10和p11构成的上拉路径路径较长，延时较大，这均不利于快速求值。

finfet管(鳍式场效晶体管，finfield-effecttransistor)是一种新的互补式金氧半导体(cmos)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于finfet器件的全加器具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于finfet器件的全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于finfet器件的全加器，包括第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管、第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第五p型finfet管、第六p型finfet管、第七p型finfet管、第八p型finfet管、第九p型finfet管、第一反相器和第二反相器，所述的第一n型finfet管、所述的第二n型finfet管和所述的第三n型finfet管均为高阈值n型finfet管，所述的第七p型finfet管为高阈值p型finfet管，所述的第四n型finfet管、所述的第五n型finfet管、所述的第六n型finfet管和所述的第七n型finfet管均为低阈值n型finfet管，所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管、所述的第四p型finfet管、所述的第五p型finfet管、所述的第六p型finfet管、所述的第八p型finfet管和所述的第九p型finfet管均为低阈值p型finfet管，所述的第一反相器和所述的第二反相器为结构相同的低阈值反相器；所述的第一反相器的输入端为所述的全加器的时钟端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第一p型finfet管的前栅、所述的第四n型finfet管的前栅和所述的第四n型finfet管的背栅连接，所述的第二反相器的输出端、所述的第三p型finfet管的前栅、所述的第三p型finfet管的背栅和所述的第六n型finfet管的前栅连接，所述的第一p型finfet管的源极、所述的第二p型finfet管的源极、所述的第三p型finfet管的源极和所述的第九p型finfet管的源极均接入电源，所述的第一p型finfet管的漏极、所述的第一n型finfet管的漏极、所述的第二n型finfet管的漏极、所述的第三n型finfet管的漏极、所述的第五n型finfet管的前栅、所述的第五n型finfet管的背栅、所述的第二p型finfet管的前栅、所述的第二p型finfet管的背栅、所述的第五p型finfet管的前栅和所述的第五p型finfet管的背栅连接，所述的第一p型finfet管的背栅、所述的第二p型finfet管的漏极和所述的第五n型finfet管的漏极连接且其连接端为所述的全加器的高位进位信号输出端，所述的第一n型finfet管的前栅、所述的第三n型finfet管的前栅、所述的第四p型finfet管的前栅和所述的第七p型finfet管的前栅连接且其连接端为所述的全加器的第一加数信号输入端，所述的第一n型finfet管的背栅、所述的第二n型finfet管的前栅、所述的第四p型finfet管的背栅和所述的第七p型finfet管的背栅连接且其连接端为所述的全加器的第二加数信号输入端，所述的第一n型finfet管的源极、所述的第二n型finfet管的源极、所述的第三n型finfet管的源极和所述的第四n型finfet管的漏极连接，所述的第二n型finfet管的背栅、所述的第三n型finfet管的背栅、所述的第六p型finfet管的前栅、所述的第六p型finfet管的背栅、所述的第八p型finfet管的前栅和所述的第八p型finfet管的背栅连接且其连接端为所述的全加器的第三加数信号输入端，所述的第三p型finfet管的漏极、所述和的第四p型finfet管的源极和所述的第六p型finfet管的源极连接，所述的第四p型finfet管的漏极、所述的第五p型finfet管的源极、所述的第六p型finfet管的漏极和所述的第七p型finfet管的源极连接，所述的第七p型finfet管的漏极和所述和的第八p型finfet管的源极连接，所述的第五p型finfet管的漏极、所述的第八p型finfet管的漏极、所述的第九p型finfet管的前栅、所述的第九p型finfet管的背栅、所述的第六n型finfet管的漏极、所述的第七n型finfet管的前栅和所述的第七n型finfet管的背栅连接，所述的第九p型finfet管的漏极、所述的第七n型finfet管的漏极和所述的第六n型finfet管的背栅连接且其连接端为所述的全加器的和输出端，所述的第四n型finfet管的源极、所述的第五n型finfet管的源极、所述的第六n型finfet管的源极和所述的第七n型finfet管的源极均接地。

所述的第一n型finfet管、所述的第二n型finfet管和所述的第三n型finfet管的阈值电压均为0.70v，所述的第七p型finfet管的阈值电压为0.63v，所述的第四n型finfet管、所述的第五n型finfet管、所述的第六n型finfet管和所述的第七n型finfet管的阈值电压均为0.47v，所述的第一p型finfet管、所述的第二p型finfet管、所述的第三p型finfet管、所述的第四p型finfet管、所述的第五p型finfet管、所述的第六p型finfet管、所述的第八p型finfet管和所述的第九p型finfet管的阈值电压均为0.20v。

所述的第一n型finfet管鳍的个数为1，所述的第二n型finfet管鳍的个数为1，所述的第三n型finfet管鳍的个数为1，所述的第四n型finfet管鳍的个数为1，所述的第五n型finfet管鳍的个数为1，所述的第六n型finfet管鳍的个数为1，所述的第七n型finfet管鳍的个数为1，所述的第一p型finfet管鳍的个数为1，所述的第二p型finfet管鳍的个数为1，所述的第三p型finfet管鳍的个数为1，所述的第四p型finfet管鳍的个数为1，所述的第五p型finfet管鳍的个数为1，所述的第六p型finfet管鳍的个数为1，所述的第七p型finfet管鳍的个数为1，所述的第八p型finfet管鳍的个数为1，所述的第九p型finfet管鳍的个数为1。

所述的低阈值反相器包括第八n型finfet管和第十p型finfet管，所述的第十p型finfet管的源极接入电源，所述的第十p型finfet管的前栅、所述的第十p型finfet管的背栅、所述的第八n型finfet管的前栅和所述的第八n型finfet管的背栅连接且其连接端为所述的低阈值反相器的输入端，所述的第十p型finfet管的漏极和所述的第八n型finfet管的漏极连接且其连接端为所述的低阈值反相器的输出端，所述的第八n型finfet管的源极接地。

所述的第八n型finfet管的阈值电压为0.33v，所述的第十p型finfet管的阈值电压为0.16v，所述的第八n型finfet管鳍的个数为1，所述的第十p型finfet管鳍的个数为1。

与现有技术相比，本发明的优点在于通过第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管、第七n型finfet管、第一p型finfet管、第二p型finfet管、第三p型finfet管、第四p型finfet管、第五p型finfet管、第六p型finfet管、第七p型finfet管、第八p型finfet管、第九p型finfet管、第一反相器和第二反相器构成全加器，其中第一p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管和第四n型finfet管构成n型cout(高位进位输出信号)求值逻辑模块，第一n型finfet管、第二n型finfet管和第三n型finfet管构成n型cout求值逻辑模块中的输入下拉网络，第三p型finfet管、第四p型finfet管、第五p型finfet管、第六p型finfet管、第七p型finfet管、第八p型finfet管和第六n型finfet管构成p型sout(和信号)求值逻辑块，第四p型finfet管、第五p型finfet管、第六p型finfet管、第七p型finfet管和第八p型finfet管构成p型sout求值逻辑模块中的输入上拉网络，时钟端接入的时钟信号clk1经第一反相器延时后生成时钟信号clk，再经由第二反相器延时后生成时钟信号clkb；n型cout求值逻辑块中，当时钟信号clk＝0时，为预充电阶段，第一p型finfet管导通，动态节点1被预充到高电平(电源vdd)，当clk＝1时，为求值阶段，动态节点2视输入下拉网络有条件地放电：如果输入下拉网络存在从动态节点1到地的直流通路，那么动态节点1对地放电至低电平，否则，动态节,1将借助第一p型finfet管的高位进位信号输出端为零使其导通而保持动态节点1为高电平(电源vdd)，直到下一周期；p型sout求值逻辑块中，当时钟信号clk＝1时，为电路的预放电阶段，第六n型finfet管导通，动态节点2被放电到低电平(地gnd)，当clk＝0时为求值阶段，动态节点2视输入上拉网络有条件充电：如果输入上拉网络存在从动态节点2到电源vdd的直流通路，那么动态节点2充电至高电平，否则动态节,2将借助第六n型finfet管而保持低电平gnd，直到下一周期；本发明的全加器中，n型cout求值逻辑块通过用第一p型finfet管来实现原由预充管和保持管两个p型finfet管的功能，使得功耗降低，第一p型finfet管同时实现了两个功能预充电功能和保持功能；通过用第一n型finfet管、第二n型finfet管、第三n型finfet管来实现原来需要5个finfet管要实现的功能，使得电路的栈高度(从电源到地电流经过的finfet管数)降低，延时减小，功耗降低；p型sout求值逻辑块用第六n型finfet管来实现原由预放电管和保持管两个n型finfet管的功能，故功耗减小；通过第四p型finfet管、第五p型finfet管、第六p型finfet管、第七p型finfet管、第八p型finfet管5个晶体管实现原来有7个finfet管实现的功能，故降低了功耗；由此本发明的全加器在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1为bsimimg工艺库中标准zippercmos全加器的电路图；

图2为本发明的基于finfet器件的全加器的电路图；

图3(a)为本发明的基于finfet器件的全加器的低阈值反相器的电路图；

图3(b)为本发明的基于finfet器件的全加器的低阈值反相器的符号图；

图4为标准电压(1v)下，本发明的基于finfet器件的全加器在bsimimg标准工艺下的仿真波形图；

图5为超阈值电压(0.8v)，本发明的基于finfet器件的全加器在bsimimg标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于finfet器件的全加器，包括第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第七p型finfet管p7、第八p型finfet管p8、第九p型finfet管p9、第一反相器t1和第二反相器t2，第一n型finfet管n1、第二n型finfet管n2和第三n型finfet管n3均为高阈值n型finfet管，第七p型finfet管p7为高阈值p型finfet管，第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7均为低阈值n型finfet管，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第八p型finfet管p8和第九p型finfet管p9均为低阈值p型finfet管，第一反相器t1和第二反相器t2为结构相同的低阈值反相器，第一n型finfet管n1鳍的个数为1，第二n型finfet管n2鳍的个数为1，第三n型finfet管n3鳍的个数为1，第四n型finfet管n4鳍的个数为1，第五n型finfet管n5鳍的个数为1，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为1，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第五p型finfet管p5鳍的个数为1，第六p型finfet管p6鳍的个数为1，第七p型finfet管p7鳍的个数为1，第八p型finfet管p8鳍的个数为1，第九p型finfet管p9鳍的个数为1；第一反相器t1的输入端为全加器的时钟端，接入时钟信号clk1，第一反相器t1的输出端、第二反相器t2的输入端、第一p型finfet管p1的前栅、第四n型finfet管n4的前栅和第四n型finfet管n4的背栅连接，第二反相器t2的输出端、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅和第六n型finfet管n6的前栅连接，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第九p型finfet管p9的源极均接入电源vdd，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极、第二n型finfet管n2的漏极、第三n型finfet管n3的漏极、第五n型finfet管n5的前栅、第五n型finfet管n5的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第五p型finfet管p5的前栅和第五p型finfet管p5的背栅连接，第一p型finfet管p1的背栅、第二p型finfet管p2的漏极和第五n型finfet管n5的漏极连接且其连接端为全加器的高位进位信号输出端，输出高位进位信号co，第一n型finfet管n1的前栅、第三n型finfet管n3的前栅、第四p型finfet管p4的前栅和第七p型finfet管p7的前栅连接且其连接端为全加器的第一加数信号输入端，接入第一加数信号a，第一n型finfet管n1的背栅、第二n型finfet管n2的前栅、第四p型finfet管p4的背栅和第七p型finfet管p7的背栅连接且其连接端为全加器的第二加数信号输入端，接入第二加数信号b，第一n型finfet管n1的源极、第二n型finfet管n2的源极、第三n型finfet管n3的源极和第四n型finfet管n4的漏极连接，第二n型finfet管n2的背栅、第三n型finfet管n3的背栅、第六p型finfet管p6的前栅、第六p型finfet管p6的背栅、第八p型finfet管p8的前栅和第八p型finfet管p8的背栅连接且其连接端为全加器的第三加数信号输入端，接入第三加数信号c，第三p型finfet管p3的漏极、所述和的第四p型finfet管p4的源极和第六p型finfet管p6的源极连接，第四p型finfet管p4的漏极、第五p型finfet管p5的源极、第六p型finfet管p6的漏极和第七p型finfet管p7的源极连接，第七p型finfet管p7的漏极和所述和的第八p型finfet管p8的源极连接，第五p型finfet管p5的漏极、第八p型finfet管p8的漏极、第九p型finfet管p9的前栅、第九p型finfet管p9的背栅、第六n型finfet管n6的漏极、第七n型finfet管n7的前栅和第七n型finfet管n7的背栅连接，第九p型finfet管p9的漏极、第七n型finfet管n7的漏极和第六n型finfet管n6的背栅连接且其连接端为全加器的和输出端，输出和信号s，第四n型finfet管n4的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极和第七n型finfet管n7的源极均接地。

实施例二：如图2所示，一种基于finfet器件的全加器，包括第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第七p型finfet管p7、第八p型finfet管p8、第九p型finfet管p9、第一反相器t1和第二反相器t2，第一n型finfet管n1、第二n型finfet管n2和第三n型finfet管n3均为高阈值n型finfet管，第七p型finfet管p7为高阈值p型finfet管，第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7均为低阈值n型finfet管，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第八p型finfet管p8和第九p型finfet管p9均为低阈值p型finfet管，第一反相器t1和第二反相器t2为结构相同的低阈值反相器，第一n型finfet管n1鳍的个数为1，第二n型finfet管n2鳍的个数为1，第三n型finfet管n3鳍的个数为1，第四n型finfet管n4鳍的个数为1，第五n型finfet管n5鳍的个数为1，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为1，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第五p型finfet管p5鳍的个数为1，第六p型finfet管p6鳍的个数为1，第七p型finfet管p7鳍的个数为1，第八p型finfet管p8鳍的个数为1，第九p型finfet管p9鳍的个数为1；第一反相器t1的输入端为全加器的时钟端，接入时钟信号clk1，第一反相器t1的输出端、第二反相器t2的输入端、第一p型finfet管p1的前栅、第四n型finfet管n4的前栅和第四n型finfet管n4的背栅连接，第二反相器t2的输出端、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅和第六n型finfet管n6的前栅连接，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第九p型finfet管p9的源极均接入电源vdd，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极、第二n型finfet管n2的漏极、第三n型finfet管n3的漏极、第五n型finfet管n5的前栅、第五n型finfet管n5的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第五p型finfet管p5的前栅和第五p型finfet管p5的背栅连接，第一p型finfet管p1的背栅、第二p型finfet管p2的漏极和第五n型finfet管n5的漏极连接且其连接端为全加器的高位进位信号输出端，输出高位进位信号co，第一n型finfet管n1的前栅、第三n型finfet管n3的前栅、第四p型finfet管p4的前栅和第七p型finfet管p7的前栅连接且其连接端为全加器的第一加数信号输入端，接入第一加数信号a，第一n型finfet管n1的背栅、第二n型finfet管n2的前栅、第四p型finfet管p4的背栅和第七p型finfet管p7的背栅连接且其连接端为全加器的第二加数信号输入端，接入第二加数信号b，第一n型finfet管n1的源极、第二n型finfet管n2的源极、第三n型finfet管n3的源极和第四n型finfet管n4的漏极连接，第二n型finfet管n2的背栅、第三n型finfet管n3的背栅、第六p型finfet管p6的前栅、第六p型finfet管p6的背栅、第八p型finfet管p8的前栅和第八p型finfet管p8的背栅连接且其连接端为全加器的第三加数信号输入端，接入第三加数信号c，第三p型finfet管p3的漏极、所述和的第四p型finfet管p4的源极和第六p型finfet管p6的源极连接，第四p型finfet管p4的漏极、第五p型finfet管p5的源极、第六p型finfet管p6的漏极和第七p型finfet管p7的源极连接，第七p型finfet管p7的漏极和所述和的第八p型finfet管p8的源极连接，第五p型finfet管p5的漏极、第八p型finfet管p8的漏极、第九p型finfet管p9的前栅、第九p型finfet管p9的背栅、第六n型finfet管n6的漏极、第七n型finfet管n7的前栅和第七n型finfet管n7的背栅连接，第九p型finfet管p9的漏极、第七n型finfet管n7的漏极和第六n型finfet管n6的背栅连接且其连接端为全加器的和输出端，输出和信号s，第四n型finfet管n4的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极和第七n型finfet管n7的源极均接地。

本实施例中，第一n型finfet管n1、第二n型finfet管n2和第三n型finfet管n3的阈值电压均为0.70v，第七p型finfet管p7的阈值电压为0.63v，第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7的阈值电压均为0.47v，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第八p型finfet管p8和第九p型finfet管p9的阈值电压均为0.20v。

实施例三：如图2所示，一种基于finfet器件的全加器，包括第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6、第七n型finfet管n7、第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第七p型finfet管p7、第八p型finfet管p8、第九p型finfet管p9、第一反相器t1和第二反相器t2，第一n型finfet管n1、第二n型finfet管n2和第三n型finfet管n3均为高阈值n型finfet管，第七p型finfet管p7为高阈值p型finfet管，第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7均为低阈值n型finfet管，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第八p型finfet管p8和第九p型finfet管p9均为低阈值p型finfet管，第一反相器t1和第二反相器t2为结构相同的低阈值反相器，第一n型finfet管n1鳍的个数为1，第二n型finfet管n2鳍的个数为1，第三n型finfet管n3鳍的个数为1，第四n型finfet管n4鳍的个数为1，第五n型finfet管n5鳍的个数为1，第六n型finfet管n6鳍的个数为1，第七n型finfet管n7鳍的个数为1，第一p型finfet管p1鳍的个数为1，第二p型finfet管p2鳍的个数为1，第三p型finfet管p3鳍的个数为1，第四p型finfet管p4鳍的个数为1，第五p型finfet管p5鳍的个数为1，第六p型finfet管p6鳍的个数为1，第七p型finfet管p7鳍的个数为1，第八p型finfet管p8鳍的个数为1，第九p型finfet管p9鳍的个数为1；第一反相器t1的输入端为全加器的时钟端，接入时钟信号clk1，第一反相器t1的输出端、第二反相器t2的输入端、第一p型finfet管p1的前栅、第四n型finfet管n4的前栅和第四n型finfet管n4的背栅连接，第二反相器t2的输出端、第三p型finfet管p3的前栅、第三p型finfet管p3的背栅和第六n型finfet管n6的前栅连接，第一p型finfet管p1的源极、第二p型finfet管p2的源极、第三p型finfet管p3的源极和第九p型finfet管p9的源极均接入电源vdd，第一p型finfet管p1的漏极、第一n型finfet管n1的漏极、第二n型finfet管n2的漏极、第三n型finfet管n3的漏极、第五n型finfet管n5的前栅、第五n型finfet管n5的背栅、第二p型finfet管p2的前栅、第二p型finfet管p2的背栅、第五p型finfet管p5的前栅和第五p型finfet管p5的背栅连接，第一p型finfet管p1的背栅、第二p型finfet管p2的漏极和第五n型finfet管n5的漏极连接且其连接端为全加器的高位进位信号输出端，输出高位进位信号co，第一n型finfet管n1的前栅、第三n型finfet管n3的前栅、第四p型finfet管p4的前栅和第七p型finfet管p7的前栅连接且其连接端为全加器的第一加数信号输入端，接入第一加数信号a，第一n型finfet管n1的背栅、第二n型finfet管n2的前栅、第四p型finfet管p4的背栅和第七p型finfet管p7的背栅连接且其连接端为全加器的第二加数信号输入端，接入第二加数信号b，第一n型finfet管n1的源极、第二n型finfet管n2的源极、第三n型finfet管n3的源极和第四n型finfet管n4的漏极连接，第二n型finfet管n2的背栅、第三n型finfet管n3的背栅、第六p型finfet管p6的前栅、第六p型finfet管p6的背栅、第八p型finfet管p8的前栅和第八p型finfet管p8的背栅连接且其连接端为全加器的第三加数信号输入端，接入第三加数信号c，第三p型finfet管p3的漏极、所述和的第四p型finfet管p4的源极和第六p型finfet管p6的源极连接，第四p型finfet管p4的漏极、第五p型finfet管p5的源极、第六p型finfet管p6的漏极和第七p型finfet管p7的源极连接，第七p型finfet管p7的漏极和所述和的第八p型finfet管p8的源极连接，第五p型finfet管p5的漏极、第八p型finfet管p8的漏极、第九p型finfet管p9的前栅、第九p型finfet管p9的背栅、第六n型finfet管n6的漏极、第七n型finfet管n7的前栅和第七n型finfet管n7的背栅连接，第九p型finfet管p9的漏极、第七n型finfet管n7的漏极和第六n型finfet管n6的背栅连接且其连接端为全加器的和输出端，输出和信号s，第四n型finfet管n4的源极、第五n型finfet管n5的源极、第六n型finfet管n6的源极和第七n型finfet管n7的源极均接地。

本实施例中，第一n型finfet管n1、第二n型finfet管n2和第三n型finfet管n3的阈值电压均为0.70v，第七p型finfet管p7的阈值电压为0.63v，第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7的阈值电压均为0.47v，第一p型finfet管p1、第二p型finfet管p2、第三p型finfet管p3、第四p型finfet管p4、第五p型finfet管p5、第六p型finfet管p6、第八p型finfet管p8和第九p型finfet管p9的阈值电压均为0.20v。

如图3(a)和图3(b)所示，本实施例中，低阈值反相器包括第八n型finfet管n8和第十p型finfet管p10，第八n型finfet管n8的阈值电压为0.33v，第十p型finfet管p10的阈值电压为0.16v，第八n型finfet管n8鳍的个数为1，第十p型finfet管p10鳍的个数为1，第十p型finfet管p10的源极接入电源vdd，第十p型finfet管p10的前栅、第十p型finfet管p10的背栅、第八n型finfet管n8的前栅和第八n型finfet管n8的背栅连接且其连接端为低阈值反相器的输入端，第十p型finfet管p10的漏极和第八n型finfet管n8的漏极连接且其连接端为低阈值反相器的输出端，第八n型finfet管n8的源极接地。

为了验证本发明的基于finfet器件的全加器的优益性，在bsimimg标准工艺下，电路的输入频率为500mhz、666mhz、1ghz、2ghz的条件下，使用电路仿真工具hspice对本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典的zipper全加器这两种电路的性能进行仿真对比，其中，bsimimg工艺库对应的电源电压为1v。标准电压(1v)下，本发明的基于finfet器件的全加器在bsimimg标准工艺下的仿真波形如图4所示；超阈值电压(0.8v)，本发明的基于finfet器件的全加器在bsimimg标准工艺下的仿真波形如图5所示。分析图4和图5可知，本发明的基于finfet器件的全加器具有正确的工作逻辑。

表1为在bsimimg标准工艺下，输入频率为500mhz时，本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器两种电路的性能比较图。

表1

从表1中可以得出：本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器相比，延时减小了19.05％，平均总功耗降低了15.28％，功耗延时积降低了31.41％。

表2为在bsimimg标准工艺下，输入频率为666mhz时，本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器两种电路的性能比较图。

表2

从表2中可以得出：本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器相比，延时降低了12.50％，平均总功耗降低了10.02％，功耗延时积降低了21.25％。

表3为在bsimimg标准工艺下，输入频率为1ghz时，本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器两种电路的性能比较图。

表3

从表3中可以得出：本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器相比，延时降低了13.64％，平均总功耗降低了11.97％，功耗延时积降低了23.97％。

表4为在bsimimg标准工艺下，输入频率为2ghz时，本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器两种电路的性能比较图。

表4

从表4中可以得出：本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器相比，延时降低了16.96％，平均总功耗降低了14.61％，功耗延时积降低了29.09％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于finfet器件的全加器和图1所示的bsimimg工艺库中经典zipper全加器相比较，延时得到优化，运行速度得到了提高；电路的功耗和功耗延时积也得到了优化。