专利名称：全加器电路和芯片的制作方法
技术领域：
本发明涉及电子技术领域，尤其涉及全加器电路和芯片。
背景技术：
全加器电路通常基于金属-氧化物-半导体(MOS, Metal-Oxide-Semiconductor)管存储器件，随着芯片集成度的要求越来越高，全加器电路的尺寸也在不断减小，但是由于MOS管存储器件本身大小的限制，因此现有技术中的全加器电路存在着最小尺寸的技术节点。
发明内容
本发明实施例中提供了全加器电路和芯片，用以解决现有技术中存在的全加器电路存在着最小尺寸的技术节点的问题。为解决上述问题，本发明实施例公开了如下技术方案一方面，提供了一种全加器电路，包括第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列。优选地，所述第一异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述第二异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
优选地，所述进位电路包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。一方面，提供了一种芯片，包括顶电极金属条、底电极金属条和全加器电路；所述全加器电路包括第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异 或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列；通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。优选地，所述第一异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述第二异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述进位电路包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。本发明实施例所提供的全加器电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I是本发明一个实施例中的全加器电路的组成结构示意图；图2是本发明一个实施例中的第一异或电路10的原理图；图3是本发明一个实施例中的第一异或电路10的阻态设置示意图；图4a是单极型阻变忆阻器的电导率随电压增大的曲线图；图4b是单极型阻变忆阻器的电导率随电压减小的曲线图；图5是双极型阻变忆阻器的电导率随电压变化的曲线图；图6是本发明一个实施例中的第二异或电路11的原理图；图7是本发明一个实施例中的第二异或电路11的阻态设置示意图；图8是本发明一个实施例中的进位电路12的原理图；图9是本发明一个实施例中的进位电路12的阻态设置示意图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如图I所示，为本发明一个实施例中的全加器电路的组成结构示意图。该全加器电路可以包括，第一异或电路10、第二异或电路11和进位电路12，其中，第一异或电路10的输入端作为全加器电路的信号输入端in，可用于接收进行加法运算的两个N位数字输入信号,其中N为正整数,为了描述方便,将第一异或电路10的输入端分为两组，分别用于接收两个N位数字输入信号中的其中一个N位数字输入信号，第二异或电路11也具有两组输入端，第二异或电路11的一组输入端与第一异或电路10的输出端相连接，第二异或电路11的另一组输入端作为全加器电路的进位输入端，第二异或电路11的输出端作为全加器电路的信号输出端Out,进位电路12的输入端作为全加器电路的信号输入端，进位电路12的输出端与全加器电路的进位输入端相连接，为了减小全加器电路的面积，本发明实施例中，第一异或电路10、第二异或电路11和进位电路12中的至少一个电路中包括阻变忆阻器阵列。如图2所示，为本发明上述全加器电路中的第一异或电路10的一个具体的实施例，第一异或电路10可以包括阻变忆阻器方阵101和电流敏感模块102。其中，阻变忆阻器方阵101中的阻变忆阻器1011为两端器件，参照图2，阻变忆阻器1011的上端为正相输入端，阻变忆阻器1011的下端为反相输入端。本发明实施例中，阻变忆阻器方阵101中同一列阻变忆阻器1011的正相输入端相连接，以使同一列阻变忆阻器1011的正相输入端作为第一异或电路10的一组输入端，用于接收进行加法运算的两个数字输入信号中的一个数字输入信号，阻变忆阻器方阵101中同
一行阻变忆阻器1011的反相输入端与一个电流敏感模块102的输入端相连接，以使电流敏感模块102的输入端作为第一异或电路10的另一组输入端，用于接收进行加法运算的两个数字输入信号中的另一个数字输入信号，以及，电流敏感模块102的输出端作为第一异或电路10的输出端，电流敏感模块102的输入端接收到的电流大于阈值电流时，电流敏感模块102的输出端输出高电平，即数字信号“1”，电流敏感模块102的输入端接收到的电流小于阈值电流时，电流敏感模块102的输出端输出低电平，即数字信号“O”。例如，当进位加法运算的两个数字输入信号分别为Dinl和Din2，即第一异或电路10的两组输入端接收到的数字输入信号分别为Dinl和Din2，第一异或电路10的输出端得到的数字输出信号为Doutl,则第一异或电路10的数字输入信号和数字输出信号之间的对应关系可以如表一所表一
权利要求
1.一种全加器电路，其特征在于，包括第一异或电路、第二异或电路和进位电路； 其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端； 所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端； 所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接； 所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列。
2.如权利要求I所述的全加器电路，其特征在于，所述第一异或电路包括阻变忆阻器方阵和电流敏感模块； 所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端； 所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端； 所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
3.如权利要求I或2所述的全加器电路，其特征在于，所述第二异或电路包括阻变忆阻器方阵和电流敏感模块； 所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端； 所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端； 所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
4.如权利要求3所述的全加器电路，其特征在于，所述进位电路包括阻变忆阻器阵列和比较器； 所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端； 所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端； 所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
5.如权利要求4所述的全加器电路，其特征在于，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号； 所述进位信号为所述进位电路的输出端所产生的进位信号。
6.—种芯片,其特征在于,包括顶电极金属条、底电极金属条和全加器电路； 所述全加器电路包括第一异或电路、第二异或电路和进位电路； 其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端； 所述第二异或电路的一组输入端与所述第一异或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端； 所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接； 所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列； 通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。
7.如权利要求6所述的芯片，其特征在于，所述第一异或电路包括阻变忆阻器方阵和电流敏感模块； 所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端； 所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端; 所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
8.如权利要求6或7所述的芯片，其特征在于，所述第二异或电路包括阻变忆阻器方阵和电流敏感模块； 所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端； 所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端; 所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。
9.如权利要求8所述的全加器电路，其特征在于，所述进位电路包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端； 所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端； 所述比较器的输入端接 收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。
10.如权利要求9所述的芯片，其特征在于，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号； 所述进位信号为所述进位电路的输出端所产生的进位信号。
全文摘要
本发明实施例公开了全加器电路和芯片，该电路包括第一异或电路、第二异或电路和进位电路；其中，第一异或电路的输入端作为全加器电路的信号输入端；第二异或电路的一组输入端与第一异或电路的输出端相连接，第二异或电路的另一组输入端作为全加器电路的进位输入端，第二异或电路的输出端作为全加器电路的信号输出端；进位电路的输入端作为全加器电路的信号输入端，进位电路的输出端与全加器电路的进位输入端相连接；第一异或电路、第二异或电路和进位电路中的至少一个包括阻变忆阻器阵列。本发明实施例中，在节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
文档编号H03K19/20GK102882513SQ20121038075
公开日2013年1月16日 申请日期2012年10月9日 优先权日2012年10月9日
发明者黄如, 张耀凯, 蔡一茂, 陈诚 申请人:北京大学