一种基于FinFET晶体管的一位全加器的制作方法

本发明涉及一种一位全加器，尤其是涉及一种基于finfet晶体管的一位全加器。

背景技术：

作为算术运算的核心单元，全加器的速度和功耗对整个系统的性能起着至关重要的作用。例如在乘法器、压缩树、比较器及奇偶校验等运算电路中，承担最基本运算功能的全加器的性能明显影响着运算电路的整体性能。在电路设计中，功耗低、延时小和输出全摆幅是运算单元应具有的特性，只有这样才能在低供电电压的情况下，提供足够的驱动能力，保证输出信号的稳定性。全加器可以用静态门或者动态门实现，静态门的优点是对噪声具有稳定性。这使得设计过程非常容易并且适合于设计的高度自动化。显然，这是最适合于一般要求的逻辑设计类型。

在集成电路工艺尺寸按比例缩小到32nm以下时，已有研究表明，相比传统平面cmos晶体管，三维场效晶体管finfet(finfield-effecttransistor)器件，在抑制亚阈值漏电流、抑制短沟道效应方面具有明显的优势可使电路获得更简洁的结构，减小晶体管数量，从而减小了电路的动态和漏功耗，提供比cmos电路更灵活的电路结构和优化设计空间。而现有的传统静态互补一位全加器如图1所示，该一位全加器使用cmos器件实现，不仅需要较多的finfet管数量，且在信号跳变时会有电源到地的通路产生，由此短路功耗较大，导致总功耗较大，这不利于低功耗设计，且也会导致电路中会出现大量的串联和并联等级联结构，如图1中圆虚线框所示，严重增加输出信号的延时，以致产生较大的功耗延时积(pdp)。同时，在现有的工艺库中，传统基本门都是以cmos器件为基本单元构建的。因此，类似dc(designcompiler)这种商业eda工具利用现有工艺库设计的一位全加器电路如图2所示，该一位全加器包含较多的基本门，且也有类似传统静态一位全加器的串并联问题，即图2圆虚线框所示，较对应的利用finfet器件构建的全加器电路，在电路性能方面，即延时、功耗和pdp方面，也可能不再是最优。

鉴此，设计一种在不影响电路性能的情况下，设计一种面积、延时、功耗和功耗延时积均较小的基于finfet器件的一位全加器具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，面积、延时、功耗和功耗延时积均较小的基于finfet器件的一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于finfet晶体管的一位全加器，包括第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第一反相器和第二反相器，所述的第一finfet管、所述的第四finfet管、所述的第五finfet管、所述的第七finfet管、所述的第十finfet管和所述的第十一finfet管均为p型finfet管，所述的第二finfet管、所述的第三finfet管、所述的第六finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十二finfet管和所述的第十三finfet管均为n型finfet管，所述的第一finfet管、所述的第六finfet管、所述的第七finfet管、所述的第十二finfet管和所述的第十三finfet管均为高阈值finfet管，所述的第二finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管和所述的第十一finfet管均为低阈值finfet管，所述的第一反相器和所述的第二反相器为电路结构相同的低阈值反相器；所述的第一finfet管的源极、所述的第七finfet管的源极和所述的第十finfet管的源极均接入电源，所述的第一finfet管的前栅、所述的第二finfet管的前栅、所述的第二finfet管的背栅、所述的第三finfet管的漏极、所述的第四finfet管的源极、所述的第五finfet管的前栅、所述的第五finfet管的背栅、所述的第六finfet管的前栅、所述的第十finfet管的前栅和所述的第十三finfet管的前栅连接且其连接端为所述的一位全加器的第一加数信号输入端，用于接入第一加数信号；所述的第一finfet管的背栅、所述的第二finfet管的源极、所述的第三finfet管的背栅、所述的第三finfet管的前栅、所述的第四finfet管的前栅、所述的第四finfet管的背栅、所述的第五finfet管的漏极、所述的第六finfet管的背栅和所述的第十finfet管的背栅连接且其连接端为所述的一位全加器的第二加数信号输入端，用于接入第二加数信号；所述的第一finfet管的漏极、所述的第二finfet管的漏极、所述的第三finfet管的源极和所述的第十三finfet管的背栅连接，所述的第四finfet管的漏极、所述的第五finfet管的源极、所述的第六finfet管的漏极、所述的第七finfet管的前栅、所述的第八finfet管的前栅、所述的第八finfet管的背栅、所述的第九finfet管的漏极、所述的第十一finfet管的前栅和所述的第十二finfet管的前栅连接，所述的第六finfet管的源极接地，所述的第七finfet管的漏极、所述的第八finfet管的漏极、所述的第九finfet管的源极和所述的第一反相器的输入端连接，所述的第一反相器的输出端为所述的一位全加器的输出端，输出和信号，所述的第七finfet管的背栅、所述的第八finfet管的源极、所述的第九finfet管的前栅、所述的第九finfet管的背栅、所述的第十一finfet管的背栅和所述的第十二finfet管的背栅连接且其连接端为所述一位全加器的低位进位信号输入端，用于接入低位进位信号，所述的第十finfet管的漏极和所述的第十一finfet管的源极连接，所述的第十一finfet管的漏极、所述的第十二finfet管的漏极、所述的第十三finfet管的漏极和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的一位全加器的高位进位信号输出端，用于输出高位进位信号，所述的第十二finfet管的源极和所述的第十三finfet管的源极均接地。

所述的第一finfet管、所述的第六finfet管、所述的第七finfet管、所述的第十二finfet管和所述的第十三finfet管的阈值电压均为0.6v-0.7v，所述的第二finfet管、所述的第三finfet管、所述的第四finfet管、所述的第五finfet管、所述的第八finfet管、所述的第九finfet管、所述的第十finfet管和所述的第十一finfet管的阈值电压均为0.1v-0.4v。

所述的第一finfet管鳍的数量为1，所述的第二finfet管鳍的数量为1，所述的第三finfet管鳍的数量为1，所述的第四finfet管鳍的数量为1，所述的第五finfet管鳍的数量为1，所述的第六finfet管鳍的数量为1，所述的第七finfet管鳍的数量为1，所述的第八finfet管鳍的数量为1，所述的第九finfet管鳍的数量为1，所述的第十finfet管鳍的数量为2，所述的第十一finfet管鳍的数量为2，所述的第十二finfet管鳍的数量为1，所述的第十三finfet管鳍的数量为1。

所述的低阈值反相器包括第十四finfet管和第十五finfet管，所述的第十四finfet管为p型finfet管、所述的第十五finfet管为n型finfet管，所述的第十四finfet管和所述的第十五finfet管均为低阈值finfet管，所述的第十四finfet管的源极接入电源，所述的第十四finfet管的前栅、所述的第十四finfet管的背栅、所述的第十五finfet管的前栅和所述的第十五finfet管的背栅连接且其连接端为所述的低阈值反相器的输入端，所述的第十四finfet管的漏极和所述的第十五finfet管的漏极连接且其连接端为所述的低阈值反相器的输出端，所述的第十五finfet管的源极接地；

所述的第十四finfet管和所述的第十五finfet管的阈值电压均为0.1v-0.4v。

所述的第十四finfet管鳍的数量为2，所述的第十五finfet管鳍的数量为1。

与现有技术相比，本发明的优点在于通过第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管、第一反相器和第二反相器构建基于finfet晶体管的一位全加器，第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第七finfet管、第八finfet管、第九finfet管和第一反相器组成一位全加器的求和输出电路，第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管、第六finfet管、第十finfet管、第十一finfet管、第十二finfet管、第十三finfet管和第二反相器组成一位全加器的进位输出电路，在工作过程中，通过第一finfet管、第二finfet管、第三finfet管、第四finfet管、第五finfet管和第六finfet管六管构成同或/异或电路f，产生中间信号n1＝a⊙b，n2＝a⊕b，所需管子数少且由于没有电源vdd到地之间的短路通路，极大的降低了功耗，同时，中间信号n2再与低位进位信号ci仅通过第七finfet管、第八finfet管和第九finfet管三管构成同或电路并经由第一反相器输出和信号s，不仅所需管子数较少且第七finfet管、第八finfet管和第九finfet管三管之间也无电源vdd到地之间的短路通道，并通过第一反相器增强带负载能力；同时，作为第一级同或/异或电路f的内部节点信号n1和n2又是由第十finfet管、第十一finfet管、第十二finfet管和第十三finfet管构成的静态门的输入信号，最后经由第二反相器输出高位进位信号co并增强带负载能力，且管子数少，由此本发明在不影响电路性能的情况下，面积、延时、功耗和功耗延时积均较小。

附图说明

图1为现有的传统静态互补一位全加器的电路图；

图2为利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工艺库综合后生成的一位全加器的电路图；

图3为本发明的基于finfet晶体管的一位全加器的电路图；

图4(a)为本发明的基于finfet晶体管的一位全加器中低阈值反相器的电路图；

图4(b)为本发明的基于finfet晶体管的一位全加器中低阈值反相器的符号图；

图5为标准电压(1v)下，本发明的基于finfet晶体管的一位全加器在bsimimg标准工艺下的仿真波形图；

图6为超阈值电压(0.8v)下，本发明的基于finfet晶体管的一位全加器在bsimimg标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图3所示，一种基于finfet晶体管的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第一反相器f1和第二反相器f2，第一finfet管m1、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十finfet管m10和第十一finfet管m11均为p型finfet管，第二finfet管m2、第三finfet管m3、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12和第十三finfet管m13均为n型finfet管，第一finfet管m1、第六finfet管m6、第七finfet管m7、第十二finfet管m12和第十三finfet管m13均为高阈值finfet管，第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11均为低阈值finfet管，第一反相器f1和第二反相器f2为电路结构相同的低阈值反相器；第一finfet管m1鳍的数量为1，第二finfet管m2鳍的数量为1，第三finfet管m3鳍的数量为1，第四finfet管m4鳍的数量为1，第五finfet管m5鳍的数量为1，第六finfet管m6鳍的数量为1，第七finfet管m7鳍的数量为1，第八finfet管m8鳍的数量为1，第九finfet管m9鳍的数量为1，第十finfet管m10鳍的数量为2，第十一finfet管m11鳍的数量为2，第十二finfet管m12鳍的数量为1，第十三finfet管m13鳍的数量为1；第一finfet管m1的源极、第七finfet管m7的源极和第十finfet管m10的源极均接入电源vdd，第一finfet管m1的前栅、第二finfet管m2的前栅、第二finfet管m2的背栅、第三finfet管m3的漏极、第四finfet管m4的源极、第五finfet管m5的前栅、第五finfet管m5的背栅、第六finfet管m6的前栅、第十finfet管m10的前栅和第十三finfet管m13的前栅连接且其连接端为一位全加器的第一加数信号输入端，用于接入第一加数信号a；第一finfet管m1的背栅、第二finfet管m2的源极、第三finfet管m3的背栅、第三finfet管m3的前栅、第四finfet管m4的前栅、第四finfet管m4的背栅、第五finfet管m5的漏极、第六finfet管m6的背栅和第十finfet管m10的背栅连接且其连接端为一位全加器的第二加数信号输入端，用于接入第二加数信号b；第一finfet管m1的漏极、第二finfet管m2的漏极、第三finfet管m3的源极和第十三finfet管m13的背栅连接，第四finfet管m4的漏极、第五finfet管m5的源极、第六finfet管m6的漏极、第七finfet管m7的前栅、第八finfet管m8的前栅、第八finfet管m8的背栅、第九finfet管m9的漏极、第十一finfet管m11的前栅和第十二finfet管m12的前栅连接，第六finfet管m6的源极接地，第七finfet管m7的漏极、第八finfet管m8的漏极、第九finfet管m9的源极和第一反相器f1的输入端连接，第一反相器f1的输出端为一位全加器的输出端，输出和信号s，第七finfet管m7的背栅、第八finfet管m8的源极、第九finfet管m9的前栅、第九finfet管m9的背栅、第十一finfet管m11的背栅和第十二finfet管m12的背栅连接且其连接端为所述一位全加器的低位进位信号输入端，用于接入低位进位信号ci，第十finfet管m10的漏极和第十一finfet管m11的源极连接，第十一finfet管m11的漏极、第十二finfet管m12的漏极、第十三finfet管m13的漏极和第二反相器f2的输入端连接，第二反相器f2的输出端为一位全加器的高位进位信号输出端，用于输出高位进位信号co，第十二finfet管m12的源极和第十三finfet管m13的源极均接地。

实施例二：如图3所示，一种基于finfet晶体管的一位全加器，包括第一finfet管m1、第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第六finfet管m6、第七finfet管m7、第八finfet管m8、第九finfet管m9、第十finfet管m10、第十一finfet管m11、第十二finfet管m12、第十三finfet管m13、第一反相器f1和第二反相器f2，第一finfet管m1、第四finfet管m4、第五finfet管m5、第七finfet管m7、第十finfet管m10和第十一finfet管m11均为p型finfet管，第二finfet管m2、第三finfet管m3、第六finfet管m6、第八finfet管m8、第九finfet管m9、第十二finfet管m12和第十三finfet管m13均为n型finfet管，第一finfet管m1、第六finfet管m6、第七finfet管m7、第十二finfet管m12和第十三finfet管m13均为高阈值finfet管，第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11均为低阈值finfet管，第一反相器f1和第二反相器f2为电路结构相同的低阈值反相器；第一finfet管m1鳍的数量为1，第二finfet管m2鳍的数量为1，第三finfet管m3鳍的数量为1，第四finfet管m4鳍的数量为1，第五finfet管m5鳍的数量为1，第六finfet管m6鳍的数量为1，第七finfet管m7鳍的数量为1，第八finfet管m8鳍的数量为1，第九finfet管m9鳍的数量为1，第十finfet管m10鳍的数量为2，第十一finfet管m11鳍的数量为2，第十二finfet管m12鳍的数量为1，第十三finfet管m13鳍的数量为1；第一finfet管m1的源极、第七finfet管m7的源极和第十finfet管m10的源极均接入电源vdd，第一finfet管m1的前栅、第二finfet管m2的前栅、第二finfet管m2的背栅、第三finfet管m3的漏极、第四finfet管m4的源极、第五finfet管m5的前栅、第五finfet管m5的背栅、第六finfet管m6的前栅、第十finfet管m10的前栅和第十三finfet管m13的前栅连接且其连接端为一位全加器的第一加数信号输入端，用于接入第一加数信号a；第一finfet管m1的背栅、第二finfet管m2的源极、第三finfet管m3的背栅、第三finfet管m3的前栅、第四finfet管m4的前栅、第四finfet管m4的背栅、第五finfet管m5的漏极、第六finfet管m6的背栅和第十finfet管m10的背栅连接且其连接端为一位全加器的第二加数信号输入端，用于接入第二加数信号b；第一finfet管m1的漏极、第二finfet管m2的漏极、第三finfet管m3的源极和第十三finfet管m13的背栅连接，第四finfet管m4的漏极、第五finfet管m5的源极、第六finfet管m6的漏极、第七finfet管m7的前栅、第八finfet管m8的前栅、第八finfet管m8的背栅、第九finfet管m9的漏极、第十一finfet管m11的前栅和第十二finfet管m12的前栅连接，第六finfet管m6的源极接地，第七finfet管m7的漏极、第八finfet管m8的漏极、第九finfet管m9的源极和第一反相器f1的输入端连接，第一反相器f1的输出端为一位全加器的输出端，输出和信号s，第七finfet管m7的背栅、第八finfet管m8的源极、第九finfet管m9的前栅、第九finfet管m9的背栅、第十一finfet管m11的背栅和第十二finfet管m12的背栅连接且其连接端为所述一位全加器的低位进位信号输入端，用于接入低位进位信号ci，第十finfet管m10的漏极和第十一finfet管m11的源极连接，第十一finfet管m11的漏极、第十二finfet管m12的漏极、第十三finfet管m13的漏极和第二反相器f2的输入端连接，第二反相器f2的输出端为一位全加器的高位进位信号输出端，用于输出高位进位信号co，第十二finfet管m12的源极和第十三finfet管m13的源极均接地。

本实施例中，第一finfet管m1、第六finfet管m6、第七finfet管m7、第十二finfet管m12和第十三finfet管m13的阈值电压均为0.6v-0.7v，第二finfet管m2、第三finfet管m3、第四finfet管m4、第五finfet管m5、第八finfet管m8、第九finfet管m9、第十finfet管m10和第十一finfet管m11的阈值电压均为0.1v-0.4v。

如图4(a)和图4(b)所示，本实施例中，低阈值反相器包括第十四finfet管m14和第十五finfet管m15，第十四finfet管m14为p型finfet管、第十五finfet管m15为n型finfet管，第十四finfet管m14和第十五finfet管m15均为低阈值finfet管，第十四finfet管m14鳍的数量为2，第十五finfet管m15鳍的数量为1，第十四finfet管m14的源极接入电源vdd，第十四finfet管m14的前栅、第十四finfet管m14的背栅、第十五finfet管m15的前栅和第十五finfet管m15的背栅连接且其连接端为低阈值反相器的输入端，第十四finfet管m14的漏极和第十五finfet管m15的漏极连接且其连接端为低阈值反相器的输出端，第十五finfet管m15的源极接地；

本实施例中，第十四finfet管m14和第十五finfet管m15的阈值电压均为0.1v-0.4v。

为了验证本发明的基于finfet晶体管的一位全加器的优越性，在bsimimg标准工艺，电路的输入频率为100mhz、200mhz、250mhz、500mhz的条件下，使用电路仿真工具hspice对本发明的基于finfet晶体管的一位全加器、利用synopsys公司的eda工具designcompiler(dc)使用nangate_15nm_ocl工艺库综合后生成的一位全加器(简称dc综合全加器)的电路图和bsimimg工艺库中传统的静态互补一位全加器三种电路的性能进行仿真对比，

其中，bsimimg工艺库对应的电源vdd电压为1v。标准电压(1v)下，本发明的基于finfet晶体管的一位全加器在bsimimg标准工艺仿真波形如图5所示；超阈值电压(0.8v)下，本发明的基于finfet晶体管的一位全加器在bsimimg标准工艺仿真波形如图6所示。分析图5和图6可知，本发明具有正确的工作逻辑。

表1为在bsimimg标准工艺下，输入频率为100mhz时，本发明、dc综合全加器和传统静态互补一位全加器三种电路的性能比较图。

表1

分析表1可得：本发明与dc综合全加器相比，晶体管数量减少13个，延时增大了7.73％，电路功耗降低了46.05％，功耗延时积降低了41.87％，本发明与传统静态互补一位全加器相比，晶体管数量减少11个，延时增大了3.39％，电路功耗降低了13.28％，功耗延时积降低了10.32％。

表2为在bsimimg标准工艺下，输入频率为200mhz时，本发明、dc综合全加器和传统静态互补一位全加器三种电路的性能比较图。

表2

分析表2可得：本发明与dc综合全加器相比，晶体管数量减少13个，延时增大了8.27％，电路功耗降低46.21％，功耗延时积降低了41.73％，本发明与传统静态互补一位全加器相比，晶体管数量减少11个，延时增大了3.92％，电路功耗降低14.40％，功耗延时积降低了11.02％。

表3为在bsimimg标准工艺下，输入频率为250mhz时，本发明、dc综合全加器和传统静态互补一位全加器三种电路的性能比较图。

表3

分析表3可得：本发明与dc综合全加器相比，晶体管数量减少13个，延时增大了8.19％，电路功耗降低46.27％，功耗延时积降低了41.83％，本发明与传统静态互补一位全加器相比，晶体管数量减少11个，延时增大了3.38％，电路功耗降低14.90％，功耗延时积降低了11.98％。

表4为在bsimimg标准工艺下，输入频率为500mhz时，本发明、dc综合全加器和传统静态互补一位全加器三种电路的性能比较图。

表4

分析表4可得：本发明与dc综合全加器相比，晶体管数量分别减少13个，延时增大了8.18％，电路功耗降低46.72％，功耗延时积降低了42.37％，本发明与传统静态互补一位全加器相比，晶体管数量减少11个，延时增大了3.38％，电路功耗降低17.04％，功耗延时积降低了14.24％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明与dc综合全加器和传统静态互补一位全加器相比较，晶体管的数量减少了，延时有所牺牲，但电路功耗极大降低；当工作频率不断提高时，功耗延时积的优化效果也逐渐明显。