一种高压NMOS驱动器死区时间控制电路的制作方法

本发明涉及高压驱动器技术领域，特别是涉及一种高压nmos驱动器死区时间控制电路。

背景技术：

由于功率放大器工作时容易发热，需要进行间断供电，以防止功率管烧毁，因此驱动器的输入输出信号为ttl信号，输出分别控制驱动管和整流管。在传统的双输入高压nmos驱动器中，输入信号直接控制对应的输出信号，一路的输出信号不会对另一路的输出信号进行监测，使导通时间与关断时间难以控制，导致整流管和驱动管会出现同时开启的状况，使后级功率放大器的工作效率降低。

技术实现要素：

本发明要解决的技术问题是针对上述现有技术的不足，提供一种高压nmos驱动器的死区时间控制电路，消除了高压nmos驱动器在输入信号切换瞬间可能出现的高、低侧输出信号同时为高电平的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。

为解决上述技术问题，本发明所采取的技术方案是：

一种高压nmos驱动器死区时间控制电路，包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块；2个滞回保护模块均连接高侧逻辑模块和低侧延时模块，高侧逻辑模块连接高侧延时模块，高侧延时模块连接高侧驱动模块，低侧延时模块连接低侧逻辑模块，低侧逻辑模块连接低侧驱动模块，低侧驱动模块的输出端连接低侧感应模块的输入端，低侧感应模块的输出端连接高侧延时模块的输入端；还包括一个从外部的稳压电源获得的欠压信号，所述欠压信号分别输入高侧欠压锁定模块和低侧逻辑模块，用来实现欠压锁定。

低侧输出信号l_g通过低侧感应模块来控制高侧延时模块，进行死区时间分析，实现对驱动管和整流管同时导通的抑制。

进一步地，滞回保护模块本质上是一滞回比较器，包括：pmos管mp1和nmos管mn1、nmos管mn2、nmos管mn3以及反相器inv1、反相器inv2、反相器inv3；pmos管mp1、nmos管mn1和nmos管mn2的栅极相连作为所述滞回保护模块的输入端，pmos管mp1、nmos管mn1和nmos管mn2的漏极相连并输出到反相器inv1输入端，反相器inv1、反相器inv2和反相器inv3依次级联并由反相器inv3的输出端作为所述滞回保护模块的输出端，pmos管mp1的源极接电源，nmos管mn1的源极接地，nmos管mn2的源极与nmos管mn3的漏极相连，nmos管mn3的栅极连接反相器inv2的输入端，nmos管mn3的源级接地。

滞回保护模块的输入信号为h_in和l_in，输出信号为h_in_o和l_in_o。pmos管mp1的源极接电源vcc2，nmos管mn1和nmos管mn3的源极分别接地gnd，电源vcc2的电平为5v，是外部稳压电源的输出电压。

进一步地，高侧逻辑模块的逻辑功能相当于一个或门。

进一步地，高侧延时模块的逻辑功能相当于一个与门，包括：与非门nand1、与非门nand2、反相器inv4、反相器inv5和反相器inv6；反相器inv4的输入端和与非门nand1的b输入端相连并作为所述高侧延时模块的一个输入端，与非门nand1和与非门nand2的a输入端相连作为所述高侧延时模块的另一个输入端，反相器inv4的输出端连接与非门nand2的b输入端，与非门nand1和与非门nand2的输出端分别连接反相器inv5和反相器inv6的输入端，反相器inv5和反相器inv6的输出端分别作为所述高侧延时模块的两个输出端。

高侧延时模块的输入信号为hd_in和l_go，输出信号为hd_o1和hd_o2，l_go来源于低侧感应模块的输出端。

进一步地，高侧驱动模块包括：nmos电流镜nmir1、nmos电流镜nmir2、nmos电流镜nmir3、pmos电流镜pmir1、pmos电流镜pmir2、分压电阻r1、反相器inv7、反相器inv8、反相器inv9、反相器inv10、反相器inv11、反相器inv12、反相器inv13、反相器inv14、反相器inv15、或非门nor1、与非门nand3、三极管bjt1、高压nmos管hvmn4、高压nmos管hvmn5、nmos管mn4、nmos管mn5和pmos管mp2；nmos电流镜nmir1和pmos电流镜pmir1通过高压nmos管hvmn4相连，nmos电流镜nmir2和pmos电流镜pmir2通过高压nmos管hvmn5相连，高压nmos管hvmn4和高压nmos管hvmn5的栅极相连，pmos电流镜pmir1连接nmos电流镜nmir3，pmos电流镜pmir1和pmos电流镜pmir2的漏极短接并分别连接分压电阻r1和pmos管mp2的栅极，nmos电流镜nmir3的输出端、pmos电流镜pmir2的输出端和pmos管mp2的漏极共同连接到反相器inv7的输入端，反相器inv7连接反相器inv8，反相器inv8的输出端分别与或非门nor1的a端口和与非门nand3的b端口相连，与非门nand3的输出经反相器inv9、反相器inv10和反相器inv11输出后分别连接或非门nor1的b端口和nmos管mn4的栅极，或非门nor1的输出端经反相器inv13、反相器inv14输出到三极管bjt1的基极，反相器inv13的输出端分别连接与非门nand3的a端口和反相器inv15的输入端，反相器inv15的输出端、三极管bjt1的射极和nmos管mn4的漏极短接，反相器inv12的输出连接nmos管mn5的栅极，nmos管mn5的漏极连接反相器inv11的输出端，nmos管mn5的源极连接nmos管mn4的源极。

高侧驱动模块的输入信号为hd_o1和hd_o2，输出信号为h_g和h_s，高侧驱动模块中的逻辑门电路，电源端均接驱动电压vdr，低端均接h_s。

进一步地，高侧欠压锁定模块包括反相器in29、nmos管mn10和nmos管mn11，反相器in29的输出端连接nmos管mn10的栅极，nmos管mn10和nmos管mn11的栅极短接，nmos管mn10和nmos管mn11的源极短接。

高侧欠压锁定模块的输入信号为uvlo，输出信号为hd_o1和hd_o2，外部的稳压电源正常工作时uvlo电平为高，稳压电源电压下降到一定程度时，拉低hd_o1与hd_o2的电平，后级的高侧驱动模块停止工作。

进一步地，低侧延时模块包括反相器inv16、反相器inv17、延时电容cd1和与非门nand4，反相器inv16的输出端分别连接延时电容c1和与非门nand4的输入端，与非门nand4的输出端连接反相器inv17的输入端。

低侧延时模块的输入信号为h_in_o和l_in_o，输出信号为ld_o1，该模块中的逻辑门电路的电源端均接5v电源vcc2，低端均接地gnd。

进一步地，低侧逻辑模块包括级联的与非门nand8和反相器inv29。

低侧逻辑模块的输入信号为ld_o和uvlo，输出信号为ldb_o1和ldb_o2，该模块中的2个逻辑门电路的电源端均接5v电源vcc2，低端均接地gnd。通过uvlo信号实现低侧电路的欠压锁存保护。

进一步地，低侧驱动模块包括pmos管mp3、pmos管mp4、nmos管mn6、nmos管mn7、nmos管mn8、nmos管mn9、反相器inv18、反相器inv19、反相器inv20、反相器inv21、反相器inv22、反相器inv23、反相器inv24、反相器inv25、或非门nor2、与非门nand5和三极管bjt2；pmos管mp3的栅极与pmos管mp4的漏极相连，pmos管mp4的栅极与pmos管mp3的漏极相连，nmos管mn6的漏极与pmos管mp3的漏极相连、nmos管mn7的漏极与pmos管mp4的漏极相连，pmos管mp4的漏极和反相器inv18输入端相连，反相器inv18的输出端分别和与非门nand5的b端、或非门nor2的a端相连，与非门nand5的输出经反相器inv19、反相器inv20、反相器inv21输出后分别连接或非门nor2的b端和nmos管mn8的栅极，或非门nor2的输出经反相器inv23、反相器inv24输出到三极管bjt2的基极，反相器inv23的输出端分别连接与非门nand5的a端口和反相器inv25的输入端，反相器inv25的输出端、三极管bjt2的射极和nmos管mn8的漏极短接，反相器inv22的输出连接nmos管mn9的栅极，nmos管mn9的漏极连接反相器inv21的输出端，nmos管mn9的源极连接nmos管mn8的源极。

低侧驱动模块的输入信号为ldb_o1和ldb_o2，输出信号为l_g，该模块中的逻辑门电路的电源端均接驱动电压vcc，低端均接地gnd。

进一步地，低侧感应模块包括依次级联的反相器inv26、反相器inv27、与非门nand6、与非门nand7和反相器inv28，与非门nand6的一个输入端和与非门nand7的输出端短接。

低侧感应模块的输入信号为l_g和h_in_o，输出信号为l_go，该模块中的逻辑门电路的电源端均接5v电源vcc2，低端均接地gnd。

上述各个模块在电路中增加偶数个反相器保持整体逻辑功能不变，依然能实现整体控制电路的功能。

采用上述技术方案所产生的有益效果在于：本发明通过控制输入信号与输出反馈信号的逻辑关系及时序，解决高、低侧输出信号同时为高的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。

附图说明

图1是本发明一个实施例的结构示意图；

图2是图1中输入输出信号的真值表；

图3是图1中滞回保护模块的电路图；

图4是图1中高侧延时模块的电路图；

图5是图4中信号的真值表；

图6是图1中高侧驱动模块的电路图；

图7是图6中信号的真值表；

图8是图1中高侧欠压锁定模块的电路图；

图9是图1中低侧延时模块的电路图；

图10是图9中信号的真值表；

图11是图1中低侧逻辑模块的电路图；

图12是图11中信号的真值表；

图13是图1中低侧驱动模块的电路图；

图14是图13中信号的真值表；

图15是图1中低侧感应模块的电路图；

图16是图15中信号的真值表；

图17是四种异常状态的时序图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的说明。

如图1所示，为本发明一种高压nmos驱动器死区时间控制电路的一个实施例，包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块；所述滞回保护模块连接高侧逻辑模块和低侧延时模块，高侧逻辑模块连接高侧延时模块，高侧延时模块连接高侧驱动模块，低侧延时模块连接低侧逻辑模块，低侧逻辑模块连接低侧驱动模块，低侧驱动模块的输出端连接低侧感应模块的输入端，低侧感应模块的输出端连接高侧延时模块的输入端；还包括一个从外部的稳压电源获得的欠压信号uvlo，所述欠压信号uvlo分别输入高侧欠压锁定模块和低侧逻辑模块，用来实现欠压锁定。

所述死区时间控制电路的负载电路包括驱动管n1与整流管n2构成的驱动级，rl、cl分别为负载电阻和负载电容。

本发明通过控制输入信号与输出反馈信号的逻辑关系及时序，解决高、低侧输出信号同时为高的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。

输入信号h_in、l_in通过滞回保护模块分别输出具有滞回特性的输出信号h_in_o、l_in_o。

h_in_o、l_in_o信号通过高侧逻辑模块将输出信号hd_in输出到高侧延时模块输入端，并等待另一个输入信号l_go，高侧延时模块输出hd_o1、hd_o2信号。高侧延时模块的逻辑电路图及真值表如图4和图5所示。

高侧驱动模块将hd_o1、hd_o2信号的高/低电平从vcc2/gnd提高到驱动级所需要的高电平vdr/h_s，并将处理的信号输出。高侧延时电路的输出信号hd_o1、hd_o2控制高侧驱动模块,由图5可知，信号hd_o1、hd_o2不会出现同时为1的情况，因此反相器inv8的输出信号inv8_o及高侧驱动模块的输出信号h_g的真值表如图7所示。如图6所示高侧驱动模块的电路中，若反相器inv8输出高电平信号，则首先通过或非门nor1输出一个低电平，再通过两个反相器输出到三极管bjt1的基极，进而使输出h_g信号为高电平vdr；若反相器inv8输出低电平信号，则首先通过与非门nand3输出一个高电平，再经三级反相器输出高电平，使输出h_g信号为低电平h_s。

高侧欠压锁定模块如图8所示，欠压信号uvlo为高电平时，nmos管nm10和nmos管nm11关断，hd_o1和hd_o2信号无任何变化。欠压信号uvlo为低电平时，nmos管nm10和nmos管nm11打开，hd_o1和hd_o2信号被强制拉到低电平h_s，高侧驱动模块的h_g信号为低电平h_s，负载电路中的驱动管n1关断。

低侧延时模块及真值表如图9和图10所示，h_in_o、l_in_o信号分别输入低侧延时模块的输入端，其输出端的ld_o信号输入低侧逻辑模块的输入端。低侧延时模块输出的高、低电平分别为vcc2和gnd。

低侧逻辑模块及真值表如图11和图12所示，一个与非门与反相器的级联结构，输入信号分别为ld_o和uvlo，输出信号为ldb_o1与ldb_o2，uvlo信号正常状态下恒为高电平。

低侧驱动模块电路图与真值表如图13和图14所示，将ldb_o1和ldb_o2信号的高电平从vcc2提高到驱动级所需要的高电平vcc。

低侧驱动模块输出信号l_g经低侧感应模块输出信号l_go，信号l_go输入到高侧延时模块中。低侧感应模块逻辑电路图及真值表见图15和图16，通过检测l_g信号变化进而控制高侧电路的输出状态。

当h_g信号为高电平时，l_g信号为低电平，负载电路中的驱动管n1开启、整流管n2截止，h_g信号的电平约等于vdr，驱动级输出电压h_s约等于vin；当h_g为低电平时，l_g为高电平，负载电路中的驱动管n1截止、整流管n2开启，h_g约等于h_s，驱动级输出电压h_s等于gnd。

综上所述，整个高压nmos驱动器死区时间控制电路的真值表见图2。死区时间控制主要针对两种情况：h_g由高电平到低电平时l_g电平变化的时间；l_g由高电平变化到低电平时h_g电平变化的时间。

对于上述异常情况主要通过以下方法抑制：

由图2中的真值表可知，h_in为高电平时h_g为高电平、l_g为低电平，而h_in为低电平、l_in为高电平时l_g为高电平h_g为低电平，因此，异常情况出现在如图17所示的电平跳转过程中，δt是所要设置的死区时间。

根据上文中对各模块实施方式的分析，在高侧延时模块和低侧延时模块输入端都有一个等待信号，分别来源于l_g和h_s，因此，δt设置的关键就在于两个延时模块。下面就状态一、状态二、状态三、状态四进行一一阐述。

状态一：h_in/l_in信号由1/1变为0/1。当h_in/l_in=1/1时，h_g与h_s为高电平，l_g为低电平，因此l_go=1，此时高侧模块输出高电平，低侧模块输出低电平，电路工作状态正常；当输入信号发生跳变时，由于低侧延时模块中延时电容cd1的影响，l_g暂时不会发生变化，而h_in的变化使低侧感应模块输入信号为0/0，使l_go变为低电平，并输出到高侧延时模块中，hd_in来源高侧逻辑模块输出的高电平，使高侧延时模块输出端hd_o1/hd_o2电平变为0/0，进而通过高侧驱动模块使h_g输出低电平h_s；此时，发生突变的h_in与l_in信号开始作用于低侧延时模块使其输出高电平，并通过低侧逻辑模块、低侧驱动模块输出高电平；低侧感应模块输入端l_g/h_in_o电平由0/1变为1/1，由图16可知输出电平不会发生变化。在状态一的突变过程中，延时电容cd1对δt的值起决定性影响。

状态二：h_in/l_in信号由1/0变为0/1。低侧模块状态与状态一类似，低侧感应模块输入端l_g/h_in_o电平由0/1变为0/0，由图16可知l_go电平变为低电平，高侧延时模块输入电平l_go/hd_in变为0/0，输出电平hd_o1/hd_o2为0/0，从而使h_g输出低电平。此时，发生突变的h_in与l_in信号开始作用于低侧延时模块使其输出高电平，并通过低侧逻辑模块、低侧驱动模块输出高电平；低侧感应模块输入端l_g/h_in_o电平由0/1变为1/1，由图16可知输出电平不会发生变化。在状态二的突变过程中，延时电容cd1对δt的值起决定性影响。

状态三：h_in/l_in信号由0/1变为1/1。当h_in/l_in=0/1时，h_g与h_s为低电平，l_g为高电平，因此l_go=0，此时高侧模块输出高电平，低侧模块输出低电平，电路工作状态正常；当输入信号发生跳变时，高侧延时模块hd_in输入端输入高电平;在新的l_g信号到来之前，低侧感应模块输入信号为1/1,因此低侧感应模块输出信号暂时不变，即在l_g变为低电平之前h_g不会发生翻转。当l_g信号变为低电平时，低侧感应模块输入信号变为0/1，由图16中真值表可知，l_go输出高电平。由图5中真值表可知，高侧延时模块输出端hd_o1、hd_o2输出1/0信号，由图7中真值表可知，高侧驱动模块输出电平为vdr。

状态四：h_in/l_in信号由0/1变为1/0。与状态三相比区别在于低侧延时模块的l_in_o端口，作用在的b输入端，发生跳变时，由于与非门nand4的b输入端为低电平信号，低侧延时模块输出直接低电平，从而使l_g输出低电平；对于高侧部分在新的l_g信号到来之前，高侧延时模块的输入信号未发生变化，输出h_g保持不变，当l_g变为低电平之后，高侧延时模块输出信号hd_o1/hd_o2输出0/1，经高侧驱动模块输出高电平vdr。

综上所述，以上电路完全可以避免出现l_g、h_g同时为高电平的异常状况。状态一、状态二的抑制通过延时电容来实现，而状态三、状态四的抑制通过控制电路本身逻辑实现。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。