一种高速输出驱动器电路的制作方法
【专利摘要】一种高速输出驱动器电路，包括前置驱动级和功率管驱动级，其特征在于：从前置驱动级的输入端IN到功率管驱动级的输出OUT之间，驱动器电路采用了信号路径的多样化技术及分布式和加权开关驱动技术，信号从输入到输出通过两条不同传输路径传输，在前置驱动级中采用两组大、小尺寸不同的缓冲器组合，在功率管驱动级中采用与前置驱动级中缓冲器对应的两组大、小尺寸不同的输出晶体管组合，两组输出晶体管的输出端并行连接，前置驱动级按顺序激活输出驱动级的晶体管，以实现在不减小输出驱动器电流驱动能力的同时减小传输延时并减小输出信号从一个逻辑状态转换为另一个逻辑状态时输出电流的变化率di/dt。
【专利说明】
一种高速输出驱动器电路
技术领域
[0001]本发明涉及输出驱动器，特别涉及一种高速输出驱动器电路，属于集成电路技术领域。
【背景技术】
[0002]随着亚微米CMOS集成电路技术的不断发展，CMOS器件运行速率的不断提高，先进CMOS器件的运行速度已经发展到10MHz的范围。高速率导致电流变换率di/dt加快，一些副作用随之产生。副作用包括串扰、传输线效应、电源瞬变和地线反弹。集成电路输入输出模块承担着芯片内外数据通信的责任，其重要性不言而喻。输入输出模块中，输出驱动器的作用就是接受片内提供的数据信号，并产生与外界接口电路匹配的输出信号驱动片外负载从而达到数据输出的目的，如果这些副作用严重，最坏的结果是系统故障。因此，数据的快速处理和接口速度的快速处理对深亚微米技术的要求越来越高。如USB接口，串行ATA和记忆存储器都需要高速的接口，这就需要一个高速的输出驱动器。为了提高速度，上升、下降转换速率必须足够快以满足速度要求。然而，增加转换速率会导致电流变换率加快，会在高速接口中引起地线反弹等以上副作用。由于充电或放电电流的变化率di/dt取决于输出信号的转换速率，因此为了抑制地线反弹，必须减小转换速率，进而减小开关电流的变化率di/dt。有几种方法来控制输出驱动信号的转换速率以减小开关电流的变化率di/dt，但大多数电路设计是基于三个主要原则:反馈控制，数字控制，分布式和加权技术，这些技术的转换速率控制原理不同。反馈控制控制转换速率的输出驱动器通常是提供一个提前设计好的固定的独立于外部负载的转换速率;数字控制控制转换速率的输出驱动器是提供一个独立于工艺、温度和电压变化的转换速率。分布式加权控制转换速率的输出驱动器可以使转换率的变量调整(如通过选择信号)，更加灵活。
【发明内容】
[0003]本发明的目的是针对集成电路越来越高的工作频率导致的电流变换率加快，产生地地线反弹、串扰、传输线效应等副作用的问题，提供一种高速输出驱动器电路，基于分布式和加权驱动器技术，可大大降低了地线反弹的幅度，能有效避免系统故障。
[0004]为实现上述发明目的，本发明采取以下技术方案:一种高速输出驱动器电路，包括前置驱动级和功率管驱动级，前置驱动级的输入端IN接受上级调制电路的PffM信号，前置驱动级的输出连接功率管驱动级，功率管驱动级的输出OUT驱动片外负载;其特征在于:从前置驱动级的输入端IN到功率管驱动级的输出端OUT之间，驱动器电路采用了信号路径的多样化技术，在前置驱动级中采用两组大、小尺寸不同的缓冲器组合，同时，驱动器电路还采用了分布式和加权开关驱动技术，按顺序激活输出驱动级的晶体管，在功率管驱动级中同样采用与前置驱动级中缓冲器对应的两组大、小尺寸不同的输出晶体管组合，大、小尺寸不同的两组输出晶体管的输出端并行连接，小尺寸的缓冲器输出驱动小尺寸的输出晶体管栅极，大尺寸的缓冲器输出驱动大尺寸的输出晶体管栅极，信号从输入到输出通过两条不同传输路径传输，以实现在不减小输出驱动器电流驱动能力的同时减小传输延时并减小输出信号从一个逻辑状态转换为另一个逻辑状态时输出电流的变化率di/dt，另外，在前置驱动级的大尺寸缓冲器中，设有死区时间控制电路，以防止缓冲器中上侧MOSFET和下侧MOSFET同时导通而产生击穿；
[0005]前置驱动级包括两部分电路，一部分电路的输出用于驱动功率管驱动级中的PMOS输出晶体管，包括依次连接的第一反相器、两输入或非门、第一个大尺寸缓冲器及第一个小尺寸缓冲器；另一部分电路的输出用于驱动功率管驱动级中的匪OS输出晶体管，包括依次连接的第二反相器、两输入与非门、第二个大尺寸缓冲器及第二个小尺寸缓冲器;功率管驱动级包括一组大尺寸输出晶体管和一组小尺寸输出晶体管，大尺寸输出晶体管包括一个大尺寸的PMOS管和一个大尺寸的NMOS管，小尺寸输出晶体管包括一个小尺寸的PMOS管和一个小尺寸的匪OS管，第一个大尺寸缓冲器的输出驱动大尺寸的PMOS管，第二个大尺寸缓冲器的输出驱动大尺寸的WOS管，第一个小尺寸缓冲器的输出驱动小尺寸的PMOS管，第二个小尺寸缓冲器的输出驱动小尺寸的NMOS管。
[0006]所说用于驱动功率管驱动级中PMOS输出晶体管的前置驱动级中，PMOS管P4和NMOS管N4构成第一反相器，PMOS管P5、P6以及NMOS管N5、N6构成两输入或非门，PMOS管P7和NMOS管N7、N8、N9构成第一个大尺寸缓冲器，其中NMOS管N7、N8为死区时间控制电路，PMOS管P8和NMOS管NlO构成第一个小尺寸缓冲器;第一反相器中，PMOS管P4的源极连接VDD，NM0S管N4的源极接地，PMOS管P4的栅极与匪OS管N4的栅极互连并作为前置驱动级的输入端IN，PMOS管P4的漏极与匪OS管N4的漏极互连并作为第一反相器的输出端;两输入或非门中，PMOS管P5的源极连接VDD，PM0S管P5的漏极连接PMOS管P6的源极，PMOS管P6的漏极连接匪OS管N5、N6的漏极，NMOS管N6的源极接地，PMOS管P6的栅极连接匪OS管N6的栅极作为两输入或非门的一个输入端并通过电阻Rl接地，PMOS管P5的栅极与NMOS管N5的栅极互连并作为两输入或非门的另一个输入端与第一反相器的输出端连接，NMOS管N5的源极接地，NMOS管N5的漏极与WOS管N6的漏极互连作为两输入或非门的输出端;第一个大尺寸缓冲器中，PMOS管P7的源极连接VDD，PM0S管P7的漏极连接匪OS管N7的漏极并作为第一个大尺寸缓冲器的输出端，匪OS管N7的源极连接NMOS管N8的漏极，匪OS管N8的源极连接NMOS管N9的漏极，匪OS管N9的源极接地，PMOS管P7的栅极与匪OS管N7、N8及N9的栅极连接在一起并连接两输入或非门的输出端;第一个小尺寸缓冲器中，PMOS管P8的源极连接VDD，PM0S管P8的漏极连接NMOS管NlO的漏极并作为第一个小尺寸缓冲器的输出端，匪OS管NlO的源极接地，PMOS管P8的栅极与NMOS管NlO的栅极互连并连接两输入或非门的输出端；
[0007]所说用于驱动功率管驱动级中NMOS输出晶体管的前置驱动级中，PMOS管P9和NMOS管Nll构成第二反相器，PMOS管P10、P11以及NMOS管N12、N13构成两输入与非门，PMOS管P12、P13、P14和匪OS管N14构成第二个大尺寸缓冲器，其中PMOS管P13、P14为另一个死区时间控制电路，PMOS管P15和NMOS管N16构成第二个小尺寸缓冲器;第二反相器中，PMOS管P9的源极连接VDD，NM0S管NI I的源极接地，PMOS管P9的栅极与NMOS管NI I的栅极互连并连接用于驱动功率管驱动级中PMOS输出晶体管前置驱动级两输入或非门中PMOS管P6栅极与NMOS管N6栅极的互连端，PMOS管P9的漏极与匪OS管Nll的漏极互连并作为第二反相器的输出端;两输入与非门中，PMOS管P1、P11的源极连接VDD，PMOS管P1、P11的漏极与匪OS管NI 2的漏极连接并作为两输入与非门的输出端，NMOS管N12的源极连接WOS管N13的漏极，匪OS管N13的源极接地，NMOS管N13的栅极与PMOS管PlO的栅极互连作为两输入与非门的一个输入端并连接第一反相器的输出端，NMOS管N12的栅极与PMOS管Pll的栅极互连作为两输入与非门的另一个输入端并连接第二反相器的输出端;第二个大尺寸缓冲器中，PMOS管P12的源极连接VDD，PMOS管P12的漏极连接PMOS管P13的源极，PMOS管P13的漏极连接PMOS管P14的源极，PMOS管P14的漏极连接NMOS管N14的漏极并作为第二个大尺寸缓冲器的输出端，匪OS管N14的源极接地，NMOS管N14的栅极与PMOS管P12、P13、P14的栅极连接在一起并连接两输入与非门的输出端;第二个小尺寸缓冲器中，PMOS管P15的源极连接VDD，PM0S管P15的漏极连接NMOS管N15的漏极并作为第二个小尺寸缓冲器的输出端，NMOS管N15的源极接地，PMOS管P15的栅极与NMOS管N15的栅极互连并连接两输入与非门的输出端；
[0008]所说功率管驱动级包括一组大尺寸输出晶体管和一组小尺寸输出晶体管，小尺寸输出晶体管包括PMOS管Pl和NMOS管NI，PM0S管Pl的源极连接VDD，PM0S管Pl的漏极连接NMOS管NI的漏极并作为该组小尺寸输出晶体管的输出端，NMOS管NI的源极接地，PMOS管Pl的栅极连接第一个小尺寸缓冲器的输出端，匪OS管NI的栅极连接第二个小尺寸缓冲器的输出端;大尺寸输出晶体管包括管包括PMOS管P2和匪OS管N2，PMOS管P2的源极连接VDD，PMOS管P2的漏极连接NMOS管N2的漏极并作为该组大尺寸输出晶体管的输出端，NMOS管N2的源极接地，PMOS管P2的栅极连接第一个大尺寸缓冲器的输出端，匪OS管N2的栅极连接第二个大尺寸缓冲器的输出端，小尺寸输出晶体管的输出端与大尺寸输出晶体管的输出端连接在一起共同作为功率管驱动级的输出端OUT并可通过电阻R2接地，将不确定的信号通过一个电阻嵌位在低电平。
[0009 ]为防止静电对芯片内部电路可能造成的影响，设有ESD静电保护电路，包括PMOS管P3和NMOS管N3，PM0S管P3的栅极与源极互连并连接VDD，NM0S管N3的栅极与源极互连并接地，PMOS管P3的漏极与NMOS管N3的漏极互连并连接功率管驱动级的输出端OUT。
[0010]本发明的优点及显著效果:本发明中采用了信号路径的多样化技术和分布式和加权开关驱动技术，由于不同尺寸的信号缓冲器被使用，信号从输入节点IN到输出节点OUT通过两条不同传输延时的路径传输。小尺寸的信号缓冲器有小的传输延时，但是由于其小的电流驱动能力导致大的上升/下降时间。反之，大尺寸的信号缓冲器有大的传输延时，但是由于其电流驱动能力大，所以上升/下降时间小。一个小尺寸和大尺寸信号缓冲器的适当组合可以在提供大的电流驱动能力的同时减小传输延时Td和上升/下降时间Tr/f。另在本发明中，为了防止上侧MOSFET和下侧MOSFET同时导通，即击穿问题的产生，在大尺寸的栅极驱动信号之间插入了死区时间间隔。在死区间隔期间，上侧MOSFET和下侧MOSFET同时关断，电流通过MOSFET的体二极管流动。死区时间生成模块在上侧导通和下侧导通之间提供了一个空白时间，避免了上侧和下侧MOSFET同时导通而引起击穿问题。本发明在提供大的电流驱动能力的同时减小传输延时，进而减小整个信号的开关时间。使用分布式和加权开关驱动技术，输出驱动级由两组不同尺寸的PMOS和匪OS实现。它们的输出连接到一起，同时PMOS和NMOS的栅极输入端连接到两个大小不同的信号缓冲器的输出端。本发明减小了开关电流的变化率di/dt，大大降低了地线反弹的幅度，有效避免了系统故障。
【附图说明】
[0011]图1输出缓冲器结构框图；
[0012]图2信号路径的多样化技术；
[0013]图3分布式和加权开关驱动器；
[0014]图4本发明输出驱动器电路原理图。
【具体实施方式】
[0015]图1为一般输出驱动器电路结构图。当一个电路的输出要驱动一个很大的负载电容时，为了保证电路有一定的工作速度，必须使电路有一定的电流输出能提供足够大的驱动电流。因为电路的延时时间可近似用下式表示KdaaVi/lD，其中Cl为负载电容，V1为输出电压，Id为输出驱动电流。在一定负载电容和逻辑摆幅的情况下，要减小电路的延迟时间必须增大MOS管的驱动电流;要增大驱动电流只有增大输出级MOS管的宽长比，而这样将增大前一级的负载电容，影响前一级的工作速度。因此在很大负载电容时，如扇出很大的情况或是接到片外的输出端，需要经过一个输出缓冲器电路即输出驱动器。输出驱动器由两部分组成，一个是前置驱动级，一个是功率管驱动级，功率管驱动级由前置驱动级驱动。前置驱动级部分独立控制功率管驱动级输出晶体管的栅级。前者中，输入IN端接受上级调制电路的PWM信号，其输出信号Up和Dn分别驱动功率管驱动级的上侧晶体管PMOS和下侧晶体管匪OS的栅极，功率管驱动级是整个输出驱动电路的核心。它的设计决定了整个输出级的性能，从而很大程度上影响系统的总体表现。而且，功率管驱动级中功率管的寄生电容非常大，为了保证电路有一定的工作速度，必须使电路的输出驱动器能够提供足够大的驱动电流。
[0016]参看图2，随着CMOS器件运行速率的不断提高，高速数据传输通道越来越备受关注。高速率导致电流变换率di/dt加快，产生地线反弹等副作用。为了抑制地线反弹，放电电流的变化率di/dt和放电电流都应该减小。为了减小输出驱动级的di/dt，必须保证输出驱动级有一个线性的上升和下降电流。由此获得一个恒定的di/dt，从而最大限度地减少驱动噪音。这可以通过使用分布式和加权开关驱动技术实现，同时，输出驱动器晶体管的尺寸应满足最大电流驱动能力的要求。本发明中采用了信号路径的多样化技术，用以在在提供大的电流驱动能力的同时减小传输延时，进而减小整个信号的开关时间Tswltoh Jswltoh定义为:Tswitch = Td+Tr/f，此处Td和Tr/f分别是传输延时和上升、下降时间。图2中，由于不同尺寸的信号缓冲器被使用，信号从输入节点IN到输出节点OUT通过两条不同传输延时的路径传输。小尺寸的信号缓冲器有小的传输延时，但是由于其小的电流驱动能力导致大的上升/下降时间。反之，大尺寸的信号缓冲器有大的传输延时，但是由于其电流驱动能力大，所以上升/下降时间小。一个小尺寸和大尺寸信号缓冲器的适当组合可以在提供大的电流驱动能力的同时减小传输延时Td和上升/下降时间Tr/f。
[0017]图3为分布式和加权开关驱动技术。由VN= L*di/dt可知，电流变化率di/dt引起VDD到GND之间寄生电感和电容上电压的变化，这个“压降(Vn )”效应称为地线反弹(或VDD跳变)，其中，L是VDD到GND之间的等效寄生电感，di/dt为电流变化率，Vn为地线反弹引起的电压降。为了抑制地线反弹，放电电流的变化率di/dt和放电电流都应该减小。为了减小输出驱动级的di/dt，必须保证输出驱动级有一个线性的上升和下降电流。由此获得一个恒定的di/dt，从而最大限度地减少了驱动噪音。这可以通过使用分布式和加权开关驱动技术实现。所谓的分布式和加权技术的基本思想是顺序激活输出驱动级的晶体管。在分布式和加权技术中，驱动级大的输出晶体管被拆分成几个大小不同的较小的晶体管，输出并行连接。这些晶体管的栅极通过精心设计的延迟线连接，以减小输出信号从一个逻辑状态转换为另一个时输出电流的di/dt部分。由此产生一个平滑斜率的上升和下降沿的信号，从而降低了地电位的跳变。由于延时模块，图3中每一个PMOS和匪OS的栅极都独立控制。这些分立的输出晶体管尺寸逐级增大，例如P1<P2且N1<N2。此时开关电流流过不同的“分布式”的晶体管电流路径，因此“加权”在这些晶体管。电流的变化可以通过不同晶体管的打开和关断时间控制。为了实现输出信号的平稳过渡，发明中首先打开小尺寸的晶体管，经过一定的延迟时间打开大尺寸的晶体管，直到最后所有晶体管都打开。输出晶体管的尺寸应满足最大电流驱动能力的要求。
[0018]图4为与图3对应的本发明输出驱动器电路原理图，由两部分组成，一个是前置驱动级，一个是功率管驱动级。其中前置驱动级部分包括两组反相器(P4、N4及P9、N11)、一个两输入或非门(？5、？6、阳、邮)、一个两输入与非门(？10、？11、附2川13)、两组大尺寸缓冲器(P7、N7、N8、N9及P12、P13、P14、N14)及两组小尺寸缓冲器(P8、N10及P15、N15);其中，两组反相器(？4、财及卩9411)、一个两输入或非门(？5、？6、阳、邮)、一个两输入与非门(？10、？11、附2、附3)及两组大尺寸缓冲器(？7、阶、嫩、腸及？12、？13、？14、附4)、两组小尺寸缓冲器(卩8、NlO及P15、N15)构成了图3中的反相器链。功率管驱动级包括两组PMOS管和NMOS管(P1、N1及P2、N2);同时为了防止静电对芯片内部电路可能造成的影响，发明中加上ESD静电保护电路(P3、N3)。为了驱动很大的负载电容，本发明中实质是用反相器链作为输出驱动器的前置驱动级，为此，或非门(P5、P6、N5、N6)中P6、N6栅端输入始终为“0”，与非门(P10、P11、N12、N13)中P11、N12栅端输入始终为“1”，实现反相器驱动功能；同时，两组大尺寸缓冲器(P7、N7、N8、N9及P12、P13、P14、N14)及两组小尺寸缓冲器(P8、N10及P15、N15)也实现反相驱动功能。前置驱动级采用信号路径的多样化技术，由于不同尺寸的信号缓冲器被使用，信号从输入节点IN到输出节点OUT通过两条不同传输延时的路径传输。其中，两组大尺寸缓冲器(P7、N7、N8、N9及P12、P13、P14、N14)中N7、N8及P13、P14分别用于死区时间的控制。功率管驱动级采用分布式和加权开关驱动技术，输出晶体管由两组大小不同晶体管(P1、N1及P2、N2)组成，P1<P2，N1<N2，两组晶体管输出端并行连接。为了实现输出信号的平稳过渡，前置驱动级中大尺寸信号缓冲器与小尺寸信号缓冲器有一定的延迟时间，因此，首先打开功率管驱动级的小尺寸晶体管(P1、N1)，经过一定的延迟时间打开大尺寸晶体管(P2、N2)，直到最后所有晶体管都打开。采用以上信号路径的多样化技术可以使输出驱动器满足最大电流驱动能力要求的同时减小传输延时。这样基于分布式和加权技术的高速输出驱动器，减小了输出信号从一个逻辑状态转换为另一个时输出电流的di/dt部分，减小了开关电流的变化率di/dt，大大降低了地线反弹的幅度，有效避免了系统故障。另在本发明中，为了防止上侧MOSFET和下侧MOSFET同时导通，即击穿问题的产生，在大尺寸的栅极驱动信号之间插入了死区时间间隔。在死区间隔期间，上侧MOSFET和下侧MOSFET同时关断，电流通过MOSFET的体二极管流动。死区时间生成模块在上侧导通和下侧导通之间提供了一个空白时间，避免了上侧和下侧MOSFET同时导通而引起击穿问题。
[0019]本发明中采用信号路径的多样化技术用以在提供大的电流驱动能力的同时减小传输延时。信号路径的多样化技术，从输入到输出之间使用不同尺寸的信号缓冲器，由于不同尺寸的信号缓冲器被使用，信号从输入节点到输出节点通过两条不同传输延时的路径传输。小尺寸的信号缓冲器有小的传输延时，但其电流驱动能力小。反之，大尺寸的信号缓冲器有大的传输延时，但其电流驱动能力大，所以一个小尺寸和大尺寸信号缓冲器的适当组合可以不减小输出驱动级电流驱动能力的同时减小传输延时。同时为了防止上侧MOSFET和下侧MOSFET同时导通，即击穿问题的产生，在大尺寸信号缓冲器的栅极驱动信号之间插入了死区时间间隔。在死区间隔期间，上侧MOSFET和下侧MOSFET同时关断，电流通过MOSFET的体二极管流动。同时，采用分布式和加权开关驱动技术以保证输出驱动级有一个线性的上升和下降电流，减小开关电流的变化率di/dt，获得一个恒定的di/dt，最后的输出驱动级需由两组不同尺寸的PMOS和匪OS实现。它们的输出连接到一起，同时PMOS和匪OS的栅极输入端连接到两个大小不同的信号缓冲器。使用两个大小不同的信号缓冲器的优点是PMOS和匪OS开关时间可以单独控制。当在输入端有信号变化时，由于以上两个大小不同的信号缓冲器之间的信号延时，PMOS和NMOS的切换序列是P1/N1，然后P2/N2，直到最后所有晶体管都打开，实现在不减小输出驱动器电流驱动能力的同时减小传输延时。
[0020]本专利的特点已经及内容已揭示如上，然而本领域的技术人员可能基于本发明的说明而做种种不背离发明精神的替换和修改。因此，本发明的保护范围应包含所有基于采用信号路径的多样化技术以及分布式和加权开关技术及其相关电路实现的高速输出驱动器电路结构。
【主权项】
1.一种高速输出驱动器电路，包括前置驱动级和功率管驱动级，前置驱动级的输入端IN接受上级调制电路的PffM信号，前置驱动级的输出连接功率管驱动级，功率管驱动级的输出OUT驱动片外负载;其特征在于:从前置驱动级的输入端IN到功率管驱动级的输出端OUT之间，驱动器电路采用了信号路径的多样化技术，在前置驱动级中采用两组大、小尺寸不同的缓冲器组合，同时，驱动器电路还采用了分布式和加权开关驱动技术，按顺序激活输出驱动级的晶体管，在功率管驱动级中同样采用与前置驱动级中缓冲器对应的两组大、小尺寸不同的输出晶体管组合，大、小尺寸不同的两组输出晶体管的输出端并行连接，小尺寸的缓冲器输出驱动小尺寸的输出晶体管栅极，大尺寸的缓冲器输出驱动大尺寸的输出晶体管栅极，信号从输入到输出通过两条不同传输路径传输，以实现在不减小输出驱动器电流驱动能力的同时减小传输延时并减小输出信号从一个逻辑状态转换为另一个逻辑状态时输出电流的变化率di/dt，另外，在前置驱动级的大尺寸缓冲器中，设有死区时间控制电路，以防止缓冲器中上侧MOSFET和下侧MOSFET同时导通而产生击穿； 前置驱动级包括两部分电路，一部分电路的输出用于驱动功率管驱动级中的PMOS输出晶体管，包括依次连接的第一反相器、两输入或非门、第一个大尺寸缓冲器及第一个小尺寸缓冲器;另一部分电路的输出用于驱动功率管驱动级中的NMOS输出晶体管，包括依次连接的第二反相器、两输入与非门、第二个大尺寸缓冲器及第二个小尺寸缓冲器;功率管驱动级包括一组大尺寸输出晶体管和一组小尺寸输出晶体管，大尺寸输出晶体管包括一个大尺寸的PMOS管和一个大尺寸的匪OS管，小尺寸输出晶体管包括一个小尺寸的PMOS管和一个小尺寸的NMOS管，第一个大尺寸缓冲器的输出驱动大尺寸的PMOS管，第二个大尺寸缓冲器的输出驱动大尺寸的NMOS管，第一个小尺寸缓冲器的输出驱动小尺寸的PMOS管，第二个小尺寸缓冲器的输出驱动小尺寸的NMOS管。2.根据权利要求1所述的高速输出驱动器电路，其特征在于:用于驱动功率管驱动级中PMOS输出晶体管的前置驱动级中，PMOS管P4和NMOS管N4构成第一反相器，PMOS管P5、P6以及NMOS管N5、N6构成两输入或非门，PM0S管P7和NMOS管N7、N8、N9构成第一个大尺寸缓冲器，其中匪OS管N7、N8为死区时间控制电路，PMOS管P8和匪OS管NlO构成第一个小尺寸缓冲器;第一反相器中，PMOS管P4的源极连接VDD，匪OS管N4的源极接地，PMOS管P4的栅极与匪OS管N4的栅极互连并作为前置驱动级的输入端IN，PM0S管P4的漏极与NMOS管N4的漏极互连并作为第一反相器的输出端；两输入或非门中，PMOS管P5的源极连接VDD，PM0S管P5的漏极连接PMOS管P6的源极，PMOS管P6的漏极连接匪OS管N5、N6的漏极，NMOS管N6的源极接地，PMOS管P6的栅极连接NMOS管N6的栅极作为两输入或非门的一个输入端并通过电阻Rl接地，PMOS管P5的栅极与NMOS管N5的栅极互连并作为两输入或非门的另一个输入端与第一反相器的输出端连接，匪OS管N5的源极接地，NMOS管N5的漏极与匪OS管N6的漏极互连作为两输入或非门的输出端;第一个大尺寸缓冲器中，PMOS管P7的源极连接VDD，PMOS管P7的漏极连接匪OS管N7的漏极并作为第一个大尺寸缓冲器的输出端，匪OS管N7的源极连接NMOS管N8的漏极，NMOS管N8的源极连接NMOS管N9的漏极，NMOS管N9的源极接地，PMOS管P7的栅极与NMOS管N7、N8及N9的栅极连接在一起并连接两输入或非门的输出端;第一个小尺寸缓冲器中，PMOS管P8的源极连接VDD，PM0S管P8的漏极连接NMOS管NlO的漏极并作为第一个小尺寸缓冲器的输出端，NMOS管NlO的源极接地，PMOS管P8的栅极与匪OS管NlO的栅极互连并连接两输入或非门的输出端； 用于驱动功率管驱动级中匪OS输出晶体管的前置驱动级中，PMOS管P9和匪OS管NI I构成第二反相器，PMOS管P10、P11以及NMOS管N12、N13构成两输入与非门，PMOS管P12、P13、P14和匪OS管N14构成第二个大尺寸缓冲器，其中PMOS管P13、P14为另一个死区时间控制电路，PMOS管P15和匪OS管N16构成第二个小尺寸缓冲器；第二反相器中，PMOS管P9的源极连接VDD，NMOS管NI I的源极接地，PMOS管P9的栅极与NMOS管NI I的栅极互连并连接用于驱动功率管驱动级中PMOS输出晶体管前置驱动级两输入或非门中PMOS管P6栅极与匪OS管N6栅极的互连端，PMOS管P9的漏极与NMOS管Nll的漏极互连并作为第二反相器的输出端;两输入与非门中，PMOS管P1、P11的源极连接VDD，PMOS管P1、P11的漏极与NMOS管NI 2的漏极连接并作为两输入与非门的输出端，匪OS管N12的源极连接匪OS管N13的漏极，匪OS管N13的源极接地，匪OS管N13的栅极与PMOS管PlO的栅极互连作为两输入与非门的一个输入端并连接第一反相器的输出端，NMOS管N12的栅极与PMOS管Pll的栅极互连作为两输入与非门的另一个输入端并连接第二反相器的输出端;第二个大尺寸缓冲器中，PMOS管P12的源极连接VDD，PM0S管P12的漏极连接PMOS管P13的源极，PMOS管P13的漏极连接PMOS管P14的源极，PMOS管P14的漏极连接NMOS管N14的漏极并作为第二个大尺寸缓冲器的输出端，NMOS管N14的源极接地，NMOS管N14的栅极与PMOS管P12、P13、P14的栅极连接在一起并连接两输入与非门的输出端；第二个小尺寸缓冲器中，PMOS管P15的源极连接VDD，PM0S管P15的漏极连接NMOS管N15的漏极并作为第二个小尺寸缓冲器的输出端，NMOS管N15的源极接地，PMOS管P15的栅极与匪OS管N15的栅极互连并连接两输入与非门的输出端； 功率管驱动级包括一组大尺寸输出晶体管和一组小尺寸输出晶体管，小尺寸输出晶体管包括PMOS管Pl和NMOS管NI，PM0S管Pl的源极连接VDD，PM0S管Pl的漏极连接NMOS管NI的漏极并作为该组小尺寸输出晶体管的输出端，NMOS管NI的源极接地，PMOS管Pl的栅极连接第一个小尺寸缓冲器的输出端，NMOS管NI的栅极连接第二个小尺寸缓冲器的输出端;大尺寸输出晶体管包括管包括PMOS管P2和NMOS管N2，PM0S管P2的源极连接VDD，PM0S管P2的漏极连接匪OS管N2的漏极并作为该组大尺寸输出晶体管的输出端，NMOS管N2的源极接地，PMOS管P2的栅极连接第一个大尺寸缓冲器的输出端，NMOS管N2的栅极连接第二个大尺寸缓冲器的输出端，小尺寸输出晶体管的输出端与大尺寸输出晶体管的输出端连接在一起共同作为功率管驱动级的输出端OUT。3.根据权利要求2所述的高速输出驱动器电路，其特征在于:为将不确定的信号通过一个电阻嵌位在低电平，在功率管驱动级的输出端OUT与地端之间设有电阻R2。4.根据权利要求1或2或3所述的高速输出驱动器电路，其特征在于:为防止静电对芯片内部电路可能造成的影响，设有ESD静电保护电路，包括PMOS管P3和匪OS管N3，PM0S管P3的栅极与源极互连并连接VDD，NM0S管N3的栅极与源极互连并接地，PMOS管P3的漏极与NMOS管N3的漏极互连并连接功率管驱动级的输出端OUT。
【文档编号】H03K19/0944GK105978553SQ201610395870
【公开日】2016年9月28日
【申请日】2016年6月6日
【发明人】祝靖, 薛尚嵘, 张玉浩, 卜爱国, 孙伟锋, 陆生礼, 时龙兴
【申请人】东南大学