脉冲输出电路、使用该脉冲输出电路的显示装置的驱动电路、显示装置及脉冲输出方法

专利名称：脉冲输出电路、使用该脉冲输出电路的显示装置的驱动电路、显示装置及脉冲输出方法
技术领域：
本发明涉及液晶显示装置等显示装置中的数据供给用的信号。
背景技术：
随着液晶显示装置高清晰化的发展，利用点顺序驱动方式对输出到数据信号线 的数据进行采样的时间有越来越短的趋势。为了将数据输出到数据信号线而进行导 通/断开的模拟开关，利用指示上述采样时间的采样脉冲控制其动作。因而，为了 确保正常的显示，需要在与各数据信号线对应的数据供给时间内结束利用采样脉冲 进行的采样。具体而言，若采样超过该数据的供给时间且一直持续到下一个数据的 供给时间为止，就会因不同的数据而导致数据信号线的电位混乱，因此，防止这种 采样脉冲的延迟变得十分重要。另外，即使采样脉冲在对应的数据供给时间内结束， 但是如果该采样脉冲尚未结束之前，相邻数据信号线的采样脉冲就开始上升，则数 据信号线此时之前的充电电位就会因漏电到相邻的数据信号线而发生混乱，因此， 确保采样脉冲相互之间的间隔，使其彼此不重叠，也十分重要。
由于高分辨率液晶显示装置中的数据供给时间极短，因此，使上述采样脉冲的 延迟限制在数据供给时间内、并且确保采样脉冲彼此之间的间隔非常困难。
专利文献1中揭示了力图抑制这种延迟、并且确保采样脉冲彼此之间有足够间 隔的结构。
图10是表示上述专利文献1中记载的液晶显示装置的源极驱动器103的结构图。
该源极驱动器103中，构成移位寄存器的第i个、第i+l个、第i+2个、…… 的各锁存级由电平转换器LS和非同步型的置位复位触发器SR一FF构成。电平转换 器LS能够对时钟信号SCK和SCKB进行电平转换，并驱动源极驱动器103的内 部电路，其输出OUTB输入到置位复位触发器SR_FF的反转置位输入端子SB。时 钟信号SCK的波形如图11所示，时钟信号SCKB是时钟信号SCK的反转信号。这里，电平转换器LS为配置于奇数号的电平转换器和配置于偶数号的电平转换器，
当输入的使能信号为激活时，它在时钟信号SCK和时钟信号SCKB之间切换电平 转换的对象。
置位复位触发器SR一FF的输出Q输入到下一级的电平转换器LS的使能端子 ENA，并且输入到延迟用反相器电路103a作为向采样电路块101a的输出。对置位 复位触发器SR一FF的复位端子R输入下一级的置位复位触发器SR-FF的输出Q。 另外，延迟用反相器电路103a的输出成为电平转换器103b的输入，电平转换器 103b将下一级的置位复位触发器SR—FF的输出Q作为使能信号而动作，从其输出 OUTB输出采样脉冲。输出的采样脉冲依次提供给采样电路块101a的模拟开关 ASW(Ri)、 ASW(Gi)、 ASW(Bi)、 ASW(Ri+l)、……，对在各数据供给期间所提供 的数据DATA(i)、 DATA(i+l)、……(各自分别有RGB的区别)进行采样。
图11表示上述动作中的信号的时序图。输出Q(i)是指第i个置位复位触发器 SR_FF的输出Q，它根据时钟信号SCK用电平转换器LS进行电平转换后输入到 置位输入端子SB的结果而产生，是比时钟信号SCK的上升沿延迟的信号，延迟 时间为Ta，该延迟时间Ta是电平转换器LS的内部延迟时间和置位复位触发器 SR—FF的内部延迟时间之和。另外，由于利用下一级的置位复位触发器SR_FF的 输出Q(i+l)进行复位，因此，输出Q(i)比输出Q(i+l)的开始定时延迟了置位复位触 发器SR一FF的内部延迟时间Tb而结束。输出Q(i+1)是比时钟信号SCKB的上升沿 延迟的信号，延迟时间为Ta。输出Q(i)被延迟用反相器电路103a延迟，成为输入 到电平转换器103b的输入端子IN的输入信号。
这里，通过将下一级的置位复位触发器SR一FF的输出Q(i+1)输入到电平转换 器103b的使能端子EN，从而，电平转换器103b的输出OUTB虽然从输入到输入 端子IN的输入信号的开始定时开始，但其结束定时早于输入到输入端子IN的输 入信号的结束定时，由输入到使能端子EN的输入信号的结束定时规定。其结果如 图11所示，生成去除了延迟斜线部分的时间的采样脉冲，该斜线部分的时间相当 于延迟时间Tb和延迟用反相器电路103a所产生的延迟时间之和。另外，通过去 除该延迟，如图11所示，在与下一级的采样脉冲的间隔中产生足够的余量。
专利文献l:
日本公开专利公报"特开2005-192201号公报(
公开日2005年7月14日)"
发明内容然而，在上述已有的结构中，为了去除采样脉冲的延迟，而向电平转换器103b
的使能端子ENA输入下一级的置位复位触发器SR_FF的输出Q(i+1)。由于该输出 Q(i+1)的开始定时比在第i+l级中进行电平转换的时钟信号SCKB(也可以是SCK) 的上升沿延迟，延迟时间为Ta，该延迟时间为Ta是电平转换器LS的内部延迟时 间和置位复位触发器SR一FF的内部延迟时间之和，因此，无法进一步去除采样脉 冲中在该定时之前的期间。即，只能去除上述那样的采样脉冲延迟，而无法进行除 此以外的延迟去除，而在设计更高清晰的面板时，由于要求更高频的工作，因此， 无法对应进行与之相应的延迟去除。
从图11可知，专利文献1中，是对于利用电平转换器LS进行了电平转换的 时钟信号SCK或SCKB成为置位复位触发器SR—FF的输出Q，利用延迟反相器电 路103a使其延迟而将开始定时错开，从而生成采样脉冲。因而，注意到有以下情 况，即为了将由于该延迟而仍然出现延迟的脉冲的结束定时返回到延迟前的信号即 输出Q(i)的结束定时附近，有效的方法是利用决定输出Q(i)的结束定时本身的输出 Q(i+1)的开始定时。对于这一原则，即使是专利文献1中生成时钟信号SCK和SCKB 的半个周期的2以上的整数倍的长度的采样脉冲的结构，在使用后级置位复位触发 器SR_FF的输出Q的这一点上也是相同的。
利用后级输出Q的开始定时来决定输出Q的结束定时的结构，是按照专利文 献1所揭示的已有技术实现的，利用这种已有技术进行延迟去除，难以获得与已经 更加高清晰化对应的采样脉冲。
本发明是鉴于上述问题而完成的，其目的在于实现可以进一步进行输出脉冲的 延迟去除、并且可以确保输出脉冲之间有足够间隔的脉冲输出电路、使用该脉冲输 出电路的显示装置的驱动电路、显示装置及脉冲输出方法。
为了解决上述问题，本发明的脉冲输出电路是从不同的输出端子依次输出脉冲 的脉冲输出电路，它的特征在于，包括第一脉冲生成单元，该第一脉冲生成单元 具有利用各锁存级的触发器生成第一脉冲的移位寄存器，该第一脉冲作为从上述输 出端子输出的脉冲的源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元根据上 述各第一脉冲生成第二脉冲，并作为从上述输出端子输出的脉冲而输出，该第二脉 冲所具有的结束定时利用包括本级的上述锁存级在内的本级之后的预定的上述锁 存级中未通过上述触发器的脉冲的定时而生成。
由此，起到可以实现如下脉冲输出电路的效果，艮卩，该脉冲输出电路可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。为了解决上述问题，本发明的脉冲输出电路是从不同的输出端子依次输出脉冲 的脉冲输出电路，它的特征在于，包括第一脉冲生成单元，该第一脉冲生成单元 具有利用各锁存级的触发器生成第一脉冲的移位寄存器，该第一脉冲作为从上述输 出端子输出的脉冲的源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元对上述 各第一脉冲生成第二脉冲，并作为从上述输出端子输出的脉冲而输出，该第二脉冲 所具有的开始定时是使上述第一脉冲的开始定时延迟而得到的开始定时，该第二脉 冲所具有的结束定时利用输入到预定级数之后的后级的上述锁存级的上述触发器、 但未通过上述后级的上述锁存级的上述触发器的输入脉冲的开始定时而生成。
根据上述发明，当第一脉冲生成单元利用移位寄存器的各锁存级的触发器生成 第一脉冲时，第二脉冲生成单元对各第一脉冲生成第二脉冲并从输出端子依次输 出。这里，第二脉冲所具有的开始定时是使第一脉冲的开始定时延迟而得到的开始 定时，所具有的结束定时利用输入到预定级数之后的后级锁存级的触发器、但未通
过该触发器的输入脉冲的开始定时而生成。由于输入到预定级数之后的后级锁存级 的触发器的输入脉冲的开始定时早于该后级触发器的输出脉冲的开始定时，因此， 可以将第二脉冲的结束定时提前。
因而，可以扩大进行第二脉冲的延迟去除，并且还能够获得与相邻级的第二脉 冲之间的足够的间隔。
由此，起到可以实现如下脉冲输出电路的效果，即，该脉冲输出电路可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
为了解决上述问题，本发明的脉冲输出电路的特征在于，上述触发器是置位复 位触发器，上述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行 电平转换而生成输入到上述触发器的上述输入脉冲，并将与前级锁存级的上述触发 器的输出信号对应的信号作为使能信号而进行电平转换动作。
根据上述发明，输入到触发器的输入脉冲是利用根据使能信号而进行电平转换 动作的电平转换器进行了电平转换的时钟信号。另外，使能信号是与前级锁存级的 触发器的输出信号对应的信号。
由此，起到以下效果，即，在具有移位寄存器的脉冲输出电路中，可以进一步 进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔，该移位寄存 器的锁存级具有对时钟信号进行电平转换的电平转换器、以及将电平转换器的输出 作为输入脉冲的置位复位触发器。
为了解决上述问题，本发明的脉冲输出电路的特征在于，上述触发器是置位复位触发器，上述预定级数为l，上述锁存级具有电平转换器，该电平转换器通过对 输入的时钟信号进行电平转换而生成输入到上述触发器的上述输入脉冲，并将使前 级锁存级的上述触发器的输出信号延迟了的信号作为使能信号而进行电平转换动 作。
根据上述发明，由于预定级数为l，具有移位寄存器，该移位寄存器的锁存器 具有对时钟信号进行电平转换的电平转换器、以及将电平转换器的输出作为输入脉 冲的置位复位触发器，因此，作为脉冲输出电路，能够输出与时钟信号的半个周期 相当的第二脉冲。该结构中起到如下效果，即，由于使能信号是使前级锁存级的上 述触发器的输出信号延迟的信号，因此，可以避免电平转换器的输出的脉冲期间变 短而无法正常生成第二脉冲的问题。
为了解决上述问题，本发明的脉冲输出电路的特征在于，上述触发器是置位复
位触发器，上述预定级数是2以上的整数值中的任意一个值，上述锁存级具有电平
转换器，该电平转换器通过对输入的时钟信号进行电平转换而生成输入到上述触发 器的上述输入脉冲，并按照输入的使能信号而进行电平转换动作，上述使能信号是 通过对前级锁存级的上述触发器的输出信号和使本级锁存级的上述触发器的输出 信号延迟的信号进行逻辑运算，生成作为脉冲的结束定时比上述本级锁存级的上述 触发器的输出信号的脉冲开始定时延迟的信号。
根据上述发明，由于预定级数为2以上的整数值中的任意一个值，具有移位寄 存器，该移位寄存器的锁存器具有对时钟信号进行电平转换的电平转换器、以及将 电平转换器的输出作为输入脉冲的置位复位触发器，因此，作为脉冲输出电路，能 够输出与时钟信号的半个周期的上述整数倍相当的第二脉冲。该结构中起到如下效 果，即，由于使能信号是通过对前级锁存级的触发器的输出信号和使本级锁存级的 触发器的输出信号延迟的信号进行逻辑运算，生成作为脉冲的结束定时比本级锁存 级的触发器的输出信号的脉冲开始定时延迟的信号，因此，可以避免电平转换器的 输出的脉冲期间变短而无法正常生成第二脉冲的问题。
为了解决上述问题，本发明的脉冲输出电路的特征在于，上述触发器是置位复 位触发器，上述预定级数是2以上的整数值中的任意一个值，上述锁存级具有电平 转换器，该电平转换器通过对输入的时钟信号进行电平转换而生成输入到上述触发 器的上述输入脉冲，并按照输入的使能信号而进行电平转换动作，上述使能信号是 通过对前级锁存级的上述触发器的输出信号和本级锁存级的上述触发器的输出信 号进行逻辑运算而得到的信号进行延迟，生成作为脉冲结束定时比上述本级锁存级的上述触发器的输出信号的脉冲开始定时延迟的信号。
根据上述发明，由于预定级数为2以上的整数值中的任意一个值，具有移位寄 存器，该移位寄存器的锁存级具有对时钟信号进行电平转换的电平转换器、以及将 电平转换器的输出作为输入脉冲的置位复位触发器，因此，作为脉冲输出电路，能 够输出与时钟信号的半个周期的上述整数倍相当的第二脉冲。该结构中起到如下效 果，即，由于使能信号是通过对前级锁存级的触发器的输出信号和本级锁存级的触 发器的输出信号进行逻辑运算而得到的信号进行延迟，生成作为脉冲结束定时比本 级锁存级的触发器的输出信号的脉冲开始定时延迟的信号，因此，可以避免电平转 换器的输出的脉冲期间变短而无法正常生成第二脉冲的问题。
为了解决上述问题，本发明的脉冲输出电路的特征在于，上述触发器是置位复 位触发器，上述锁存级通过对两种时钟信号和前级的上述触发器的输出信号进行逻 辑运算而生成脉冲，作为输入到上述触发器的输入脉冲，该脉冲具有根据预定一方 的上述时钟信号的定时而生成的开始定时。
根据上述发明，锁存级通过对两种时钟信号和前级触发器的输出信号进行逻辑 运算而生成脉冲，该脉冲具有根据预定一方的时钟信号的定时而生成的开始定时。
由此，起到以下效果，即，在脉冲输出电路中，可以进一步进行输出脉冲的延 迟去除，并且可以确保输出脉冲之间有足够的间隔，该脉冲输出电路在移位寄存器 的各锁存级中不使用电平转换器，即使两种时钟信号各自的电平反转定时彼此偏 离，也可以正常地生成第二脉冲。
为了解决上述问题，本发明的脉冲输出电路的特征在于，上述预定级数为l， 上述逻辑运算包括最开始使所输入的前级上述触发器的输出信号延迟的运算。
根据上述发明，由于预定级数为l，因此，作为脉冲输出电路，能够输出与时 钟信号的半个周期相当的第二脉冲。该结构中起到如下效果，即，由于生成输入到 触发器的输入脉冲用的逻辑运算包括最开始使所输入的前级触发器的输出信号延 迟的运算，因此，可以避免该逻辑运算的输出的脉冲时间变短而无法正常生成第二 脉冲的问题。
为了解决上述问题，本发明的脉冲输出电路的特征在于，将输入到上述预定级 数之后的后级的上述触发器的输入脉冲用作为本级的上述触发器的复位信号。
根据上述发明，根据输入到预定级数之后的后级触发器的输入脉冲的开始定 时，生成本级触发器的输出脉冲的结束定时。因而，起到如下效果，即，可以对照 要生成的第二脉冲的脉冲期间来生成触发器的输出脉冲即第一脉冲。为了解决上述问题，本发明的脉冲输出电路的特征在于，上述预定级数为l， 将输入到下一级的上述触发器的输入脉冲延迟而获得的脉冲，用作为本级的上述触 发器的复位信号。
根据上述发明，由于预定级数为l，因此，作为脉冲输出电路，能够输出与时 钟信号的半个周期相当的第二脉冲。该结构中起到如下效果，即，由于将输入到触 发器的输入脉冲延迟而获得的信号用作为本级触发器的复位信号，因此，可以避免 生成输入到触发器的输入脉冲用的逻辑运算的输出的脉冲时间变短而无法正常生 成第二脉冲的问题。
另外，根据使输入到下一级触发器的输入脉冲的开始定时延迟而得到的定时， 生成本级触发器的输出脉冲的结束定时。因而，起到如下效果，SP，可以对照要生 成的第二脉冲的脉冲期间来生成触发器的输出脉冲即第一脉冲。
为了解决上述问题，本发明的脉冲输出电路是从不同的输出端子依次输出脉冲
的脉冲输出电路，它的特征在于，包括第一脉冲生成单元，该第一脉冲生成单元
具有利用各锁存级的D触发器生成第一脉冲的移位寄存器，该第一脉冲作为从上
述输出端子输出的脉冲的源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元对
上述各第一脉冲生成第二脉冲，并作为从上述输出端子输出的脉冲而输出，该第二 脉冲所具有的结束定时利用输入到包括本级的上述锁存级在内的本级之后的预定
的上述锁存级的上述D触发器所具有的时钟信号输入端子、但未通过上述预定的 上述锁存级的上述D触发器的输入时钟信号的定时而生成。
由此，起到可以实现如下脉冲输出电路的效果，S卩，该脉冲输出电路可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
为了解决上述问题，本发明的显示装置的驱动电路的特征在于，具有上述脉冲 输出电路，将上述第二脉冲作为显示装置的视频信号的采样脉冲而输出。
根据上述发明，起到可以实现如下显示装置的驱动电路的效果，§卩，该显示装 置的驱动电路可以进行与具备更高清晰面板的显示装置对应的高速显示。
为了解决上述问题，本发明的显示装置的特征在于，具有上述显示装置的驱动 电路。
根据上述发明，起到可以实现具有更高清晰面板的显示装置的效果。 为了解决上述问题，本发明的脉冲输出方法是从不同的输出端子依次输出脉冲 的脉冲输出方法，它的特征在于，利用移位寄存器的各锁存级的触发器而生成第一 脉冲，该第一脉冲作为从上述输出端子输出的脉冲的源脉冲，根据上述各第一生成第二脉冲，并作为从上述输出端子输出的脉冲而输出，该第二脉冲所具有的结 束定时利用包括本级的上述锁存级在内的本级之后的预定的上述锁存级中未通过 上述触发器的脉冲的定时而生成。
由此，起到可以实现如下脉冲输出方法的效果，即，该脉冲输出方法可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
为了解决上述问题，本发明的脉冲输出方法是从不同的输出端子依次输出脉冲 的脉冲输出方法，它的特征在于，利用移位寄存器的各锁存级的触发器生成第一脉 冲，该第一脉冲作为从上述输出端子输出的脉冲的源脉冲，对上述各第一脉冲生成 第二脉冲，并作为从上述输出端子输出的脉冲而输出，该第二脉冲所具有的开始定 时是使上述第一脉冲的开始定时延迟而得到的开始定时，该第二脉冲所具有的结束 定时利用输入到预定级数之后的后级的上述锁存级的上述触发器、但未通过上述后 级的上述锁存级的上述触发器的输入脉冲的开始定时而生成。
根据上述发明，当利用移位寄存器的各锁存级的触发器生成第一脉冲时，对各 第一脉冲生成第二脉冲并从输出端子依次输出。这里，第二脉冲所具有的开始定时 是使第一脉冲的开始定时延迟而得到的开始定时，所具有的结束定时利用输入到预 定级数之后的后级锁存级的触发器、但未通过该触发器的输入脉冲的开始定时而生 成。由于输入到预定级数之后的后级锁存级的触发器的输入脉冲的开始定时早于该 后级触发器的输出脉冲的开始定时，因此，可以将第二脉冲的结束定时提前。
因而，可以扩大进行第二脉冲的延迟去除，并且还能够获得与相邻级的第二脉 冲之间的足够的间隔。
由此，起到可以实现如下脉冲输出方法的效果，即，该脉冲输出方法可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述触发器是置位复 位触发器，上述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行 电平转换而生成输入到上述触发器的上述输入脉冲，并将与前级锁存级的上述触发 器的输出信号对应的信号作为使能信号而进行电平转换动作。
根据上述发明，输入到触发器的输入脉冲是利用根据使能信号而进行电平转换 动作的电平转换器进行了电平转换的时钟信号。另外，使能信号是与前级锁存级的 触发器的输出信号对应的信号。
由此，起到以下效果，即，在脉冲输出方法中，可以进一步进行输出脉冲的延 迟去除，并且可以确保输出脉冲之间有足够的间隔，该脉冲输出方法适用于以下结构，即，锁存级具有对时钟信号进行电平转换的电平转换器、以及将电平转换器的 输出作为输入的置位复位触发器。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述触发器是置位复 位触发器，上述预定级数为l，上述锁存级具有电平转换器，该电平转换器通过对 输入的时钟信号进行电平转换而生成输入到上述触发器的上述输入脉冲，并将使前 级锁存级的上述触发器的输出信号延迟了的信号作为使能信号而进行电平转换动 作。
根据上述发明，由于预定级数为l，具有移位寄存器，该移位寄存器的锁存级 具有对时钟信号进行电平转换的电平转换器、以及将电平转换器的输出作为输入脉 冲的置位复位触发器而构成，因此，作为脉冲输出方法，能够输出与时钟信号的半 个周期相当的第二脉冲。该结构中起到如下效果，S卩，由于使能信号是使前级锁存 级的上述触发器的输出信号延迟的信号，因此，可以避免电平转换器的输出的脉冲 期间变短而无法正常生成第二脉冲的问题。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述触发器是置位复
位触发器，上述预定级数是2以上的整数值中的任意一个值，上述锁存级具有电平 转换器，该电平转换器通过对输入的时钟信号进行电平转换而生成输入到上述触发 器的上述输入脉冲，并按照输入的使能信号而进行电平转换动作，通过对前级锁存 级的上述触发器的输出信号和使本级锁存级的上述触发器的输出信号延迟的信号 进行逻辑运算，作为脉冲的结束定时比上述本级锁存级的上述触发器的输出信号的 脉冲的开始定时延迟的信号而生成上述使能信号。
根据上述发明，由于预定级数为2以上的整数值中的任意一个值，具有移位寄 存器，该移位寄存器的锁存级具有对时钟信号进行电平转换的电平转换器、以及将 电平转换器的输出作为输入脉冲的置位复位触发器，因此，作为脉冲输出方法，能 够输出与时钟信号的半个周期的上述整数倍相当的第二脉冲。该结构中起到如下效 果，即，由于使能信号是通过对前级锁存级的触发器的输出信号和使本级锁存级的 触发器的输出信号延迟的信号进行逻辑运算，生成作为脉冲的结束定时比本级锁存 级的触发器的输出信号的脉冲开始定时延迟的信号，因此，可以避免电平转换器的 输出的脉冲期间变短而无法正常生成第二脉冲的问题。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述触发器是置位复 位触发器，上述预定级数是2以上的整数值中的任意一个值，上述锁存级具有电平 转换器，该电平转换器通过对输入的时钟信号进行电平转换而生成输入到上述触发器的上述输入脉冲，并按照输入的使能信号而进行电平转换动作，通过对前级锁存 级的上述触发器的输出信号和本级锁存级的上述触发器的输出信号进行逻辑运算 而得到的信号进行延迟，作为脉冲的结束定时比上述本级锁存级的上述触发器的输 出信号的脉冲开始定时延迟的信号而生成上述使能信号。
根据上述发明，由于预定级数为2以上的整数值中的任意一个值，具有移位寄 存器，该移位寄存器的锁存级具有对时钟信号进行电平转换的电平转换器、以及将 电平转换器的输出作为输入脉冲的置位复位触发器，因此，作为脉冲输出方法，能 够输出与时钟信号的半个周期的上述整数倍相当的第二脉冲。该结构中起到如下效 果，S卩，由于使能信号是通过对前级锁存级的触发器的输出信号和本级锁存级的触 发器的输出信号进行逻辑运算而得到的信号进行延迟，生成作为脉冲的结束定时比 本级锁存级的触发器的输出信号的脉冲开始定时延迟的信号，因此，可以避免电平 转换器的输出的脉冲期间变短而无法正常生成第二脉冲的问题。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述触发器是置位复 位触发器，上述锁存级通过对两种时钟信号和前级的上述触发器的输出信号进行逻 辑运算而生成脉冲，作为输入到上述触发器的输入脉冲，该脉冲具有根据预定一方 的上述时钟信号的定时而生成的开始定时。
根据上述发明，锁存级通过对两种时钟信号和前级触发器的输出信号进行逻辑 运算而生成脉冲，该脉冲具有根据预定一方的时钟信号的定时而生成的开始定时。
由此，起到以下效果，SP，在脉冲输出方法中，可以进一步进行输出脉冲的延 迟去除，并且可以确保输出脉冲之间有足够的间隔，该脉冲输出方法在移位寄存器 的各锁存级中不使用电平转换器，即使两种时钟信号各自的电平反转定时彼此偏 离，也可以正常地生成第二脉冲。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述预定级数为l， 上述逻辑运算包括最开始使所输入的前级上述触发器的输出信号延迟的运算。
根据上述发明，由于预定级数为l，因此，作为脉冲输出方法，能够输出与时 钟信号的半个周期相当的第二脉冲。该结构中起到如下效果，即，由于生成输入到 触发器的输入脉冲用的逻辑运算包括最开始使所输入的前级触发器的输出信号延 迟的运算，因此，可以避免该逻辑运算的输出的脉冲时间变短而无法正常生成第二 脉冲的问题。
为了解决上述问题，本发明的脉冲输出方法的特征在于，将输入到上述预定级 数之后的后级的上述触发器的输入脉冲用作为本级的上述触发器的复位信号。根据上述发明，根据输入到预定级数之后的后级触发器的输入脉冲的开始定 时，生成本级触发器的输出脉冲的结束定时。因而，起到如下效果，即，可以对照 要生成的第二脉冲的脉冲期间来生成触发器的输出脉冲即第一脉冲。
为了解决上述问题，本发明的脉冲输出方法的特征在于，上述预定级数为l， 使输入到下一级的上述触发器的输入脉冲延迟，用作为本级的上述触发器的复位信 号。
根据上述发明，由于预定级数为l，因此，作为脉冲输出方法，能够输出与时 钟信号的半个周期相当的第二脉冲。该结构中起到如下效果，S卩，由于将输入到触 发器的输入脉冲延迟而用作为本级触发器的复位信号，因此，可以避免生成输入到 触发器的输入脉冲用的逻辑运算的输出的脉冲时间变短而无法正常生成第二脉冲 的问题。
另外，根据使输入到下一级触发器的输入脉冲的开始定时延迟而得到的定时， 生成本级触发器的输出脉冲的结束定时。因而，起到如下效果，g卩，可以对照要生 成的第二脉冲的脉冲期间来生成触发器的输出脉冲即第一脉冲。
为了解决上述问题，本发明的脉冲输出方法是从不同的输出端子依次输出脉冲 的脉冲输出方法，它的特征在于，利用移位寄存器的各锁存级的D触发器生成第 一脉冲，该第一脉冲作为从上述输出端子输出的脉冲的源脉冲，对上述各第一脉冲 生成第二脉冲，并作为从上述输出端子输出的脉冲而输出，该第二脉冲所具有的结 束定时利用输入到包括本级的上述锁存级在内的本级之后的预定的上述锁存级的
上述D触发器所具有的时钟信号输入端子、但未通过上述预定的上述锁存级的上 述D触发器的输入时钟信号的定时而生成。
由此，起到可以实现如下脉冲输出方法的效果，即，该脉冲输出方法可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
本发明的其他目的、特征以及优点根据以下所示的叙述应该可以充分了解。另
外，本发明的优点从参照附图的以下说明中应该可以明白。


图1
表示本发明的实施方式，是表示源极驱动器的第一实施例的主要部分结构的电 路框图。 图2是说明图1的源极驱动器的动作的时序图。 图3
是说明图1的源极驱动器的误动作的时序图。 图4
表示本发明的实施方式，是表示源极驱动器的第二实施例的主要部分结构的电 路框图。
图5
是说明图4的源极驱动器的动作的时序图。 图6
是说明图4的源极驱动器的误动作的时序图。 图7
表示本发明的实施方式，是表示源极驱动器的第三实施例的主要部分结构的电 路框图。 图8
是说明图7的源极驱动器的动作的时序图。 图9
表示本发明的实施方式，是表示显示装置所具备的显示面板的主要部分结构的 电路框图。 图10
表示已有技术，是表示源极驱动器的主要部分结构的电路框图。 图11
是说明图IO的源极驱动器的动作的时序图。 图12
表示本发明的实施方式，是表示源极驱动器的第四实施例的主要部分结构的电 路框图。 图13
是说明图12的源极驱动器的动作的时序图。
标号说明
1 显示面板
2 栅极驱动器3、 3-1、 3-2、 3-3、 3-4 源极驱动器(显示装置的驱动电路)
4、 6、 8、 21 移位寄存器(第一脉冲生成单元) 4a、 6a、 21a 电平转换器
4b、 6b、 8b 置位复位触发器(触发器)
21b D触发器(触发器)
4c、 6c、 8c、 21c 误动作防止电路
5、 7、 9、 22 延迟去除电路(第二脉冲生成单元)
具体实施例方式
根据图1 图9、图12、图13说明本发明的一个实施方式，如下所示。
图9表示本实施方式的液晶显示装置的显示面板1的结构。该显示面板1在栅 极总线GL……和与RGB对应的源极总线SL……的各交叉点上具有像素，对栅极 驱动器2所选择的栅极总线GL的像素，利用源极驱动器3，通过源极总线SL写 入视频信号，从而进行显示。此外，各像素包括液晶电容、辅助电容、以及引入来 自源极总线SL的视频信号用的TFT(Thin Film Transistor:薄膜晶体管)，各辅助电 容的一端侧通过辅助电容线Cs-Line而相互连接。
显示面板1中设置有采样电路块la，采样电路块la由对每一根源极总线SL 设置的进行视频信号采样的模拟开关ASW、及其控制信号处理电路(采样缓冲器等) 构成。源极驱动器3将连续的RGB的源极总线SL 作为一组，向各组分别输出
指示采样开关ASW的导通/断开的信号(采样脉冲)。对各个RGB分别设置视频信 号传输线，采样是对RGB并行地进行，并从独立的采样开关ASW引入的，但在 这里为了简化，图示了这样一种状态，即，从公共的一根视频信号传输线引入到 RGB用的采样开关ASW。另外，作为采样开关ASW的控制信号的采样脉冲，可 以如图所示那样为每一组的RGB所公用，也可以独立。
在一个水平期间，例如以R的源极总线SL……为例，为了依次写入视频信号， 按照ASW(R1)、 、 ASW(Ri-l)、 ASW(Ri)、 ASW(Ri+l)、……的顺序，利用采
样脉冲使连接于R的源极总线SL的模拟开关导通，并按照该顺序将从外部输入的 视频信号DATA引入到源极总线SL。
接着，说明源极驱动器3的实施例。
此外，本说明书中，在利用第一定时生成第二定时时，对于该生成电路所伴生 的内部延迟而导致产生延迟的情况，将之表现为"利用第一定时规定第二定时"，对于上述生成电路有意识地产生延迟的情况，将之表现为"延迟第一定时而生成第 二定时"。本说明书中，作为进行有意识延迟的电路，表示通过多个反相器的串联 电路而实现的情况，写明其功能中包含延迟，以区别伴生的内部延迟。 实施例1
图1表示本实施例的源极驱动器3-l的结构。源极驱动器3-l包括移位寄存 器(第一脉冲生成单元)4;以及延迟去除电路(第二脉冲生成单元)5。
移位寄存器4的各锁存级包括电平转换器4a;置位复位触发器4b;以及误 动作防止电路4c。图1中示出第n-l级至第n+2级的锁存级。
电平转换器4a具有输入成为电平转换对象的时钟信号SCK和SCKB的时钟信 号输入端子CK和CKB。时钟信号SCK和SCKB如图2所示，是高电平期间与低 电平期间彼此相等的周期信号，时钟信号SCK和SCKB具有彼此反相的关系。时 钟信号SCK和SCKB的一方输入到时钟信号输入端子CK，另一方输入到时钟信 号输入端子CKB，但这样设定其组合，使得在相邻的锁存级彼此相反。图1中， 作为一个例子，在第n-l级锁存级中，时钟信号SCK输入到时钟信号输入端子CK， 时钟信号SCKB输入到时钟信号输入端子CKB，在第n级锁存级中，时钟信号SCKB 输入到时钟信号输入端子CK，时钟信号SCK输入到时钟信号输入端子CKB。
另外，电平转换器4a从输出端子OUTB输出对从时钟信号输入端子CK输入 的时钟信号SCK或SCKB进行了电平转换的信号。而且，电平转换器4a是电流驱 动型或电压驱动型的电平转换器，具有输入低电平激活的使能信号的使能端子 ENB，在对使能端子ENB输入低电平信号期间进行电平转换动作，在输入高电平 信号期间停止电平转换动作。电流驱动型或电压驱动型的电平转换器可以是已有技 术的电平转换器，专利文献l中也记载了一个例子。
电平转换器4a的输出LSB(方便起见，将来自输出端子OUTB的输出信号称 为输出LSB。)连接于置位复位触发器4b的反转置位输入端子SB。置位复位触发 器4b是非同步型的置位复位触发器，当从电平转换器4a的输出端子OUTB向反 转置位输入端子SB输入低电平脉冲作为输入脉冲时，从输出端子Q输出高电平脉 冲，并且从输出端子QB输出低电平脉冲。另外，还向置位复位触发器4b的低电 平激活的复位端子RB输入来自下一级锁存级中的电平转换器4a的输出端子 OUTB的输出信号。
误动作防止电路4c由串联连接奇数级的反相器而构成，是对输入信号进行延 迟以及相位反转的电路。向误动作防止电路4c输入前一级的置位复位触发器4b的输出Q(方便起见，将来自输出端子Q的输出信号称为输出Q)。将误动作防止电 路4c的输出，输入到电平转换器4a的使能端子ENB。 g卩，误动作防止电路4c根 据前一级的置位复位触发器4b的输出Q，生成本级电平转换器4a的使能信号 ENB(方便起见，将输入到使能端子ENB的信号称为使能信号ENB)。此外，误动 作防止电路4c的相位反转动作仅仅是依据成为激活的使能信号ENB的极性而进行 的， 一般来说也可以不要。另外，对于第一级锁存级中的电平转换器4a的使能信 号，即使不使用误动作防止电路4c，也可以采用适当生成的信号。
延迟去除电路5与上述移位寄存器4的各锁存级相对应，是具有延迟电路5a、 双端输入的NAND电路5b、以及缓冲器5c的结构。延迟电路5a由串联连接奇数 级的反相器构成，是对输入信号进行延迟以及相位反转的电路。向延迟电路5a输 入置位复位触发器4b的输出QB(方便起见，将来自输出端子QB的输出信号称为 输出QB)。延迟电路5a的输出Q'成为NAND电路5b的一个输入。另外，作为 NAND电路5b的另一个输入，是使用相对于生成输入到延迟电路5a的输出QB的 置位复位触发器4b所属的锁存级、成为下一级的锁存级的电平转换器4a的输出 OUTB。
NAND电路5b的输出通过缓冲器5c，作为采样脉冲SMPB而输入到采样电路 块la，提供给模拟开关ASW。
接着，参照图2说明上述结构的源极驱动器3-l的动作。此外，在以下的说明 中，对表示上述信号名称的标号，附加对应锁存级的级数编号。
图2中，对第n级锁存级的电平转换器4a输入激活的使能信号ENB时，电平 转换器4a对时钟信号SCKB进行电平转换，在定时B开始输出低电平脉冲的输出 LSB。定时B比时钟信号SCK的上升沿及时钟信号SCKB的下降沿的定时A，延 迟了与电平转换器4a的电平转换动作有关的内部延迟时间t(4a)。由此，第n级的 置位复位触发器4b在定时C，开始输出高电平脉冲的输出Qn、和低电平脉冲的输 出QBn。定时C比定时B延迟了与置位复位触发器4b的置位动作有关的内部延迟 时间t(4b)。
由于输出Qn被第n+l级的误动作防止电路4c延迟，延迟时间为t(4c),从定 时D开始成为激活的使能信号ENBn+l，因此，在使能信号ENBn+l为激活的期 间，时钟信号SCK通过第n+l级的电平转换器4a进行电平转换，在定时G开始 输出低电平脉冲的输出LSBn+l 。定时G比上述定时A的半个周期后的定时A'延 迟了电平转换器4a的内部延迟时间t(4a)。通过利用该输出LSBn+l，对第n级的置位复位触发器4b进行复位，从而使 得输出Qn和输出QBn在定时C'结束，使得使能信号ENBn+l的脉冲在定时D' 结束。定时C，比定时G延迟了与置位复位触发器4b的复位动作有关的内部延迟时 间t'(4b)，而定时D，比定时C，延迟了误动作防止电路4c所产生的延迟时间t(4c)。 另外，通过结束使能信号ENBn+l的脉冲，则输出LSBn+l的脉冲也在定时G'结 束。定时G，比定时D'延迟了与电平转换器4a的不激活有关的内部延迟时间t'(4a)。
虽然图2中省略了因果关系，但输出LSBn的脉冲也与上述情况相同，通过结 束使能信号ENBn的脉冲，则输出LSBn的脉冲在定时B'结束。
另一方面，由于输出QBn被延迟电路5a延迟，延迟时间为t(5a)，并且相位发 生反转而成为输出Qn'，因此，利用NAND电路5b对输出Qn'和输出LSBn+l进 行的NAND运算、以及之后缓冲器5c进行的缓冲，生成低电平的采样脉冲SMPBn。 此时，采样脉冲SMPBn的开始定时F由输出Qn'的脉冲开始定时E、以及输出QBn 的脉冲开始定时C规定。另外，采样脉冲SMPBn的结束定时F'由输出LSBn+l的 脉冲开始定时G规定。因而，当对具有开始定时E和结束定时E'的输出Qn'的脉 冲只进行了缓冲的脉冲在定时F"结束时，通过从该脉冲切掉输出LSBn+l的脉冲 开始定时G经缓冲器5c缓冲后所反映的定时F为止的斜线部分所示的期间，从而 生成去除了延迟的脉冲作为采样脉冲SMPBn。
由此获得采样脉冲SMPB时，由于第n+l级的置位复位触发器4b的输出 QBn+l的脉冲在定时H开始，该定时H比输出LSBn+l的脉冲开始定时G延迟了 置位复位触发器4b的内部延迟时间t(4b)，因此，能够去除比利用输出QBn+l的 脉冲开始定时H规定采样脉冲SMPBn的结束定时的情况要大的延迟。
这里，说明误动作防止电路4c产生的误动作防止功能。
误动作防止电路4c使得置位复位触发器4b的输出Q延迟，延迟时间为t(4c)， 而生成使能信号ENBn。因而，如图2所示，电平转换器4a的输出LSBn+l的脉 冲因使能信号ENBn+l的脉冲结束定时D，的延迟，而结果在定时G'结束。该定时 G，由误动作防止电路4c的延迟时间t(4c)设定，使其晚于输出Qn'的脉冲结束定时 E'，NAND电路5b对输出Qn，和输出LSBn+l进行的NAND运算，在由输出LSBn+l 的开始定时G规定为高电平之后，继续保持该高电平。由此，确实地去除了采样 脉冲SMPBn的期间F"-F'的延迟。
假设没有误动作防止电路4c时，由于使能信号ENBn+l的脉冲在与输出Qn 相同的定时C'结束，因此，输出LSBn+l的脉冲如图2所示，在早于定时G'的定时G"结束。定时G"比定时C，延迟了电平转换器4a的内部延迟时间t，(4a)。此时， 如图3所示，如果定时G"早于输出Qn'的脉冲结束定时E'，则由于NAND电路 5b对输出Qn，和输出LSBn+l进行的NAND运算，在由输出LSBn+l的开始定时 G规定为高电平之后，产生再次成为低电平的期间(用虚线包围所示)，因此，该之 后产生的低电平脉冲成为使采样误动作的原因。因而，虽然误动作防止电路4c具 有防止这种采样误动作的功能，但即使没有误动作防止电路4，只要上述定时G" 不早于定时E'，就不会发生误动作。
在本实施例中，之所以考虑设置这种误动作防止电路4c，与电平转换器4a是 带使能端子ENB的结构、并设置有使电平转换器动作停止的期间有关。从图2可 知，在本实施例中，以与时钟信号SCK和SCKB的半个周期相当的期间为基准进 行延迟去除，将采样脉冲SMPB的脉冲期间设定为比它更短的期间。在这种情况 下，由于使用时钟信号SCK和SCKB的半个周期作为置位复位触发器4b的脉冲 期间，因此，若将输出Q作为下一级锁存级的移位信号以生成使能信号ENB，则 下一级的电平转换器4a就可以对时钟信号SCK和SCKB进行电平转换动作，导出 下一级的置位复位触发器4b的输出Q所需的输出LSB。然后， 一旦可以导出输出 LSB，则越是尽可能尽快地使该输出LSB为不激活，就越是可以不生成不需要的 置位输入信号，并且越是可以减少电平转换器4a的耗电。
在无使能端子ENB的电平转换器中，由于时钟信号SCK和SCKB的各电平 反转使得电平转换器内的晶体管进行开关，因此，正比于时钟信号频率而产生由开 关损耗和伴随栅极电容的充放电产生的功耗所导致的耗电。因而，若采用带使能端 子ENB的电平转换器，在使能信号ENB为不激活时防止这些晶体管进行开关，则 从而可以降低上述耗电量。在电流驱动型电平转换器中，由于即使是在使能信号 ENB为不激活的期间，其内部也会因流过恒定电流而产生耗电，因此，抑制上述 开关所产生的耗电就显得尤为重要。
因而，为了抑制因开关所产生的耗电至最低限度，选择使能信号ENB的脉冲 期间为时钟信号SCK和SCKB的半个周期。由此，输出LSB的脉冲在开始后，将 于非常短的时间内结束。即，与降低电平转换器4a的耗电的设计相对应，缩短输 出LSB的脉冲期间，由于这是可成为引起上述采样误动作的原因，因此设置误动 作防止电路4c。
以上就是对本实施例的描述。在上述例子中，延迟去除电路5使用NAND电 路5b，但在为了驱动采样电路块la的模拟开关ASW而需要对采样脉冲进行电转换时，也可以使用将输出Qn'作为输入信号、将输出LSBn+l作为使能信号的带 使能端子的电平转换器，来代替NAND电路5b。这里所用的带使能端子的电平转 换器可以是已有技术的电平转换器，图10中说明的专利文献1的电平转换器103b 就是其中一例。 实施例2
图4表示本实施例的源极驱动器3-2的结构。源极驱动器3-2包括移位寄存 器(第一脉冲生成单元)6;以及延迟去除电路(第二脉冲生成单元)7。
移位寄存器6的各锁存级包括电平转换器6a;置位复位触发器6b;误动作
防止电路6c;以及双端输入的NAND电路6d。图4中示出第n-l级至第n+2级的
锁存级。
电平转换器6a具有输入成为电平转换对象的时钟信号SCK和SCKB的时钟信 号输入端子CK和CKB。时钟信号SCK和SCKB如图5所示，是高电平期间与低 电平期间彼此相等的周期信号，时钟信号SCK和SCKB具有彼此相位相反的关系。 时钟信号SCK和SCKB的一方输入到时钟信号输入端子CK，另一方输入到时钟 信号输入端子CKB，但这样设定其组合，使得在相邻的锁存级彼此相反。图4中， 作为一个例子，在第n-l级锁存级中，时钟信号SCK输入到时钟信号输入端子CK， 时钟信号SCKB输入到时钟信号输入端子CKB，在第n级锁存级中，时钟信号SCKB 输入到时钟信号输入端子CK，时钟信号SCK输入到时钟信号输入端子CKB。
另外，电平转换器6a从输出端子OUTB输出对从时钟信号输入端子CK输入 的时钟信号SCK或SCKB进行了电平转换的信号。而且，电平转换器6a是电流驱 动型或电压驱动型的电平转换器，具有输入低电平激活的使能信号的使能端子 ENB，在对使能端子ENB输入低电平信号期间进行电平转换动作，在输入高电平 信号期间停止电平转换动作。电流驱动型或电压驱动型的电平转换器可以是已有技 术的电平转换器，专利文献l中也记载了一个例子。
电平转换器6a的输出LSB(方便起见，将来自输出端子OUTB的输出信号称 为输出LSB。)连接于置位复位触发器6b的反转置位输入端子SB。置位复位触发 器6b是非同步型的置位复位触发器，当从电平转换器6a的输出端子OUTB向反 转置位输入端子SB输入低电平脉冲作为输入脉冲时，从输出端子Q输出高电平脉 冲，并且从输出端子QB输出低电平脉冲。另外，还向置位复位触发器6b的低电 平激活的复位端子RB输入来自两级后的锁存级中的电平转换器6a的输出端子 OUTB的输出信号。误动作防止电路6C由串联连接偶数级的反相器构成，是对输入信号进行延迟
的电路。向误动作防止电路6c输入本级的置位复位触发器6b的输出Q(方便起见， 将来自输出端子Q的输出信号称为输出Q)。误动作防止电路6c的输出QB"成为 NAND电路6d的一个输入。对于NAND电路6d的另一个输入，是采用前一级的 置位复位触发器6b的输出Q。将NAND电路6d的输出，输入到电平转换器6a的 使能端子ENB。即，NAND电路6d根据前一级的置位复位触发器6b的输出Q, 生成本级的电平转换器6a的使能信号ENB(方便起见，将输入到使能端子ENB的 信号称为使能信号ENB)。此外，对于第一级锁存级中的电平转换器6a的使能信号， 即使不使用NAND电路6d，也可以采用适当生成的信号。
延迟去除电路7与上述移位寄存器6的各锁存级相对应，是具有延迟电路7a、 双端输入的NAND电路7b、以及缓冲器7c的结构。延迟电路7a由串联连接奇数 级的反相器构成，是对输入信号进行延迟以及相位反转的电路。向延迟电路7a输 入置位复位触发器6b的输出QB(方便起见，将来自输出端子QB的输出信号称为 输出QB)。延迟电路7a的输出Q'成为NAND电路7b的一个输入。另外，作为 NAND电路7b的另一个输入，是使用相对于生成输入到延迟电路7a的输出QB的 置位复位触发器6b所属的锁存级、成为两级后的锁存级的电平转换器6a的输出 OUTB。
NAND电路7b的输出通过缓冲器7c，作为采样脉冲SMPB而输入到采样电路 块la，提供给模拟开关ASW。
接着，参照图5说明上述结构的源极驱动器3-2的动作。此外，在以下的说明 中，对表示上述信号名称的标号，附加对应锁存级的级数编号。
在图5中，在对第n级锁存级的电平转换器6a输入激活的使能信号ENB时， 电平转换器6a对时钟信号SCKB进行电平转换，在定时N开始输出低电平脉冲的 输出LSB。定时N比时钟信号SCK的上升沿及时钟信号SCKB的下降沿的定时M， 延迟了与电平转换器6a的电平转换动作有关的内部延迟时间t(6a)。由此，第n级 的置位复位触发器6b在定时O开始输出高电平脉冲的输出Qn、和低电平脉冲的 输出QBn。定时O比定时N延迟了与置位复位触发器6b的置位动作有关的内部 延迟时间t(6b)。
输出QBn的脉冲被第n级的误动作防止电路6c延迟，延迟时间为t(6c)，成为 从定时P开始的输出QBn"的脉冲。另外，输出QBn的脉冲被延迟电路7a延迟， 延迟时间为t(7a)，并且相位发生反转，成为从定时Q开始的脉冲。输出QBn"通过NAND电路6d而与输出Qn-l进行NAND运算，由此成为使能信号ENBn，从 而，决定电平转换器6a的输出LSBn和置位复位触发器6b的输出Qn和QBn的结 束定时N'和O'，并确定对下一级锁存级的移位信号，对于这时的电平转换器6a 的输出LSB的脉冲波形的决定状态，利用表示第n+2级锁存级的波形图进行说明。
输出Qn+1成为在定时S开始的脉冲，该定时S比从定时M经过时钟信号SCK 和SCKB的半个周期后的定时M'，延迟了电平转换器6a的内部延迟时间t(6a)与 置位复位触发器6b的内部延迟时间t(6b)之和。因而，第n+2级锁存级的NAND 电路6d通过对该输出Qn+1、和仍是高电平的输出QBn+2"进行NAND运算，开 始生成具有定时S所规定的开始定时T的低电平脉冲作为使能信号ENBn+2。
由于使能信号ENBn+2保持激活的低电平，直到从定时M'经过时钟信号SCK 和SCKB的半个周期后的定时M"，因此，第n+2级锁存级的电平转换器6a开始 输出具有开始定时U的低电平脉冲作为输出LSBn+2，该开始定时U比定时M'' 延迟了电平转换器6a的内部延迟时间t(6a)。由此，第n+2级锁存级的置位复位触 发器6b开始输出比定时U延迟了置位复位触发器6b的内部延迟时间t(6b)的低电 平脉冲，作为输出QBn+2。另外，第n+2级锁存级的误动作防止电路6c将输出 QBn+2的脉冲延迟，延迟时间为t(6c)，生成具有开始定时W的脉冲作为输出 QBn+2"。因而，第n+2级锁存级的NAND电路6d通过对输出Qn+1和输出QBn+2" 进行NAND运算，在由定时W所规定的定时T'结束使能信号ENBn+2的脉冲。 另外，输出LSBn+2的脉冲在由定时T，所规定的定时U，结束。定时U，比定时T， 延迟了与电平转换器6a的不激活有关的内部延迟时间t'(6a)。
另外，将第n+2级的电平转换器6a的输出LSBn+2的脉冲作为复位信号，在 定时O，结束第n级锁存级中的置位复位触发器6b的输出QBn的脉冲，与此相应 在定时P'结束输出QBn"的脉冲，在定时Q'结束输出Qn'的脉冲。定时O'比定时 U延迟了与置位复位触发器6b的复位动作有关的内部延迟时间t'(6b)，而定时Q' 比定时O'延迟了延迟电路7a所产生的延迟时间t'(7a)。
虽然图5中省略了因果关系，但输出LSBn的脉冲也与上述情况相同，通过结 束使能信号ENBn的脉冲，在定时N'结束输出LSBn的脉冲。
另一方面，由于输出QBn被延迟电路7a延迟，延迟时间为t(7a)，并且相位发 生反转而成为输出Qn'，因此，利用NAND电路7b对输出Qn，和输出LSBn+2进 行的NAND运算、以及之后缓冲器7c进行的缓冲，生成低电平的采样脉冲SMPBn。 此时，采样脉冲SMPBn的开始定时R由输出Qn'的脉冲开始定时Q、以及输出QBn的脉冲开始定时0规定。另夕卜，采样脉冲SMPBn的结束定时R'由输出LSBn+2 的脉冲开始定时U规定。因而，当对具有开始定时Q和结束定时Q'的输出Qn'的 脉冲只进行了缓冲的脉冲在定时R，'结束时，通过从该脉冲切掉输出LSBn+2的脉 冲开始定时U经缓冲器7c缓冲后所反映的定时R'为止的斜线部分所示的期间，从 而生成去除了延迟的脉冲作为采样脉冲SMPBn。
由此获得釆样脉冲SMPB时，由于第n+2级的置位复位触发器6b的输出 QBn+2的脉冲在定时V开始，该定时V比输出LSBn+2的脉冲开始定时U延迟了 置位复位触发器6b的内部延迟时间t(6b)，因此，能够去除比利用输出QBn+2的 脉冲开始定时H规定采样脉冲SMPBn的结束定时的情况要大的延迟。
这里，说明误动作防止电路6c产生的误动作防止功能。
误动作防止电路6c通过对前一级的置位复位触发器6b的输出Q、和使本级的 置位复位触发器6b的输出QB延迟且延迟时间为t(6c)的输出QB"进行NAND运 算，从而生成使能信号ENB。因而，如图5所示，电平转换器6a的输出LSBn+2 的脉冲因输出QBn+2"的脉冲开始定时W的延迟、以及使能信号ENBn+2的脉冲 结束定时T'的延迟，而结果在定时U'结束。该定时U'由误动作防止电路6c的延 迟时间t(6c)设定，使其晚于输出Qn'的脉冲结束定时Q'， NAND电路7b对输出 Qn'和输出LSBn+2进行的NAND运算，在由输出LSBn+2的开始定时U规定为高 电平之后，继续保持该高电平。由此，确实地去除了采样脉冲SMPBn的期间R，'-R' 的延迟。
假设没有误动作防止电路6c时，由于使能信号ENBn+2的脉冲在输出QBn+2 的结束定时V所规定的、早于定时T'的定时T"结束，因此，输出LSBn+2的脉冲 如图5所示，在早于定时U'的定时U"结束。定时U"比定时T'延迟了电平转换器 6a的内部延迟时间t'(6a)。此时，如图6所示，如果定时U"早于输出Qn'的脉冲 结束定时Q'，则由于NAND电路7b对输出Qn'和输出LSBn+2进行的NAND运 算，在由输出LSBn+2的开始定时U规定为高电平之后，产生再次成为低电平的 期间(用虚线包围所示)，因此，该之后产生的低电平脉冲成为使采样误动作的原因。 因而，虽然误动作防止电路6c具有防止上述采样误动作的功能，但即使没有误动 作防止电路6c，只要上述定时U"不早于定时Q'，就不会发生误动作。
此外，上述例子中，是将误动作防止电路6c设置于使置位复位触发器6b的输 出QB延迟的位置，但不局限于此，也可以设置于使NAND电路6d的输出延迟的 位置6c'(图4中用虚线所示)。在本实施例中，之所以考虑设置这种误动作防止电路6c，与电平转换器6a是 带使能端子ENB的结构、且设置有使电平转换器动作停止的期间有关。从图5可 知，在本实施例中，以与时钟信号SCK和SCKB的一个周期相当的期间为基准进 行延迟去除，将采样脉冲SMPB的脉冲期间设定为比它更短的期间。在这种情况 下，由于使用时钟信号SCK和SCKB的一个周期作为置位复位触发器6b的脉冲 期间，因此，为了生成输出Q，只要将电平转换器6a的输出LSB作为直接输入到 置位复位触发器6b的置位信号，使能信号ENB的激活脉冲需要根据将其激活期间 作为置位复位触发器6a的置位信号所需的、时钟信号SCK和SCKB的极性而结束。
因而，如本实施例所述，在使采样脉冲SMPB的脉冲期间长于时钟信号SCK 和SCKB的半个周期的结构中，通过使使能信号ENB的激活脉冲期间小于时钟信 号SCK和SCKB的一个周期，可以使电平转换器6a中的使能信号ENB的不激活 期间变长，从而大大降低功耗。
在无使能端子ENB的电平转换器中，由于时钟信号SCK和SCKB的各电平 反转使得电平转换器内的晶体管进行开关，因此，正比于时钟信号频率而产生由开 关损耗和伴随栅极电容的充放电产生的功耗所导致的耗电。因而，若采用带使能端 子ENB的电平转换器，在使能信号ENB为不激活时防止这些晶体管进行的开关， 则可以降低上述耗电量。在电流驱动型的电平转换器中，由于即使是在使能信号 ENB的不激活期间，其内部也会因流过恒定电流而耗电，因此，抑制上述晶体管 进行的开关所产生的耗电就显得尤为重要。
而且，当选择使能信号ENB的激活脉冲期间小于时钟信号SCK和SCKB的 一个周期时，通过对前一级的置位复位触发器6b的输出Q和本级的置位复位触发 器6b的输出QB进行NAND运算，可以将该脉冲期间设定为时钟信号SCK和SCKB 的半个周期。但是，根据这种使能信号ENB生成的输出LSB的脉冲在开始后，会 于非常短的时间内结束。由于这是可成为引起上述采样误动作的原因，因此设置误 动作防止电路4c。
以上就是对本实施例的描述。上述例子中，延迟去除电路7使用NAND电路 7b，但为了驱动采样电路块la的模拟开关ASW而需要对采样脉冲进行电平转换 时，也可以使用将输出Qn'作为输入信号、将输出LSBn+2作为使能信号的带使能 端子的电平转换器，来代替NAND电路7b。这里所用的带使能端子的电平转换器 可以是己有技术的电平转换器，图10中说明的专利文献1的电平转换器103b就是 其中一例。另外，本实施例中使用了NAND电路6d，但不限于此，只要是将与前一级锁 存级的置位复位触发器6b的输出信号对应的信号作为使能信号用的逻辑运算电 路、通过一并使用误动作防止电路6c，可以生成脉冲的结束定时比本级锁存级的 置位复位触发器的输出信号的脉冲开始定时延迟的信号的逻辑运算电路，则都可以 实现。
另外，本实施例采用如下结构，即，生成采样脉冲SMPB，作为设定其脉冲期 间与时钟信号SCK和SCKB的一个周期相当的所谓"两倍脉冲"，但通常也可以 适用于生成与时钟信号SCK和SCKB的半个周期的n倍相当的采样脉冲SMPB即 "n倍脉冲"(n为2以上的整数中的任一个值)。
生成"n倍脉冲"时，在图4中，对于各锁存级所生成的采样脉冲SMPB，只 要将n级后的锁存级的置位复位触发器6b的输出QB用于本级NAND电路7b的 不同于输出Qn'的一个输入即可。另外，作为置位复位触发器6b的复位信号，只 要使用n级后的置位复位触发器6b的输出QB即可。
实施例3
图7表示本实施例的源极驱动器3-3的结构。源极驱动器3-3包括移位寄存 器(第一脉冲生成单元)8;以及延迟去除电路(第二脉冲生成单元)9。
移位寄存器8的各锁存级包括逻辑电路8a;置位复位触发器8b;以及误动
作防止电路8c。图7中示出第n级至第n+l级的锁存级。
逻辑电路8a将时钟信号SCK、时钟信号SCKB、以及来自前一级锁存级的输 出Q'作为输入，进行逻辑运算并输出X，包括反相器11;双端输入的NOR电 路I2;双端输入的NAND电路13;以及反相器14。时钟信号SCK和SCKB如图 8所示，是高电平期间与低电平期间彼此相等的周期信号，移位寄存器所采用的结 构是本来不偏离定时而输入时钟信号，但即使偏离也可以正常工作。在实施例中， 说明偏离的情况。这里，时钟信号SCK的高电平期间的开始期间与时钟信号SCKB 的高电平期间的结束期间重叠。
时钟信号SCK和SCKB的一方输入到反相器ll，另一方输入到NOR电路12， 但这样设定其组合，使得在相邻的锁存级彼此相反。图7中，作为一个例子，在第 n级的锁存级中，时钟信号SCK输入到反相器11，时钟信号SCKB输入到NOR 电路12，在第n+l级的锁存级中，时钟信号SCKB输入到反相器11,时钟信号SCK 输入到NOR电路12。
反相器11的输出为NOR电路12的另一个输入。NOR电路12的输出A为NAND电路13的一个输入，来自前一级锁存级的输出Q'为NAND电路13的另一 个输入。NAND电路13的输出为反相器14的输入，反相器14的输出为逻辑电路 8a的输出X。
置位复位触发器8b是非同步型的置位复位触发器，将本级的逻辑电路8a的输 出X作为置位输入信号，并将输出Q(方便起见，将来自输出端子Q的输出信号称 为输出Q)输出。向置位复位触发器8b的复位端子R输入下一级的逻辑电路8a的 输出X。
误动作防止电路8c由串联连接偶数级的反相器构成，是对输入信号进行延迟 的电路。向误动作防止电路8c输入本级的置位复位触发器8b的输出Q。误动作防 止电路8c的输出Q'为本级锁存级的输出，并且成为下一级锁存级的逻辑电路8a 中的NAND电路13的一个输入。
延迟去除电路9与上述移位寄存器8的各锁存级相对应，是具有延迟电路9a 及电平转换器9b的结构。延迟电路9a由串联连接奇数级的反相器构成，是对输入 信号进行延迟以及相位反转的电路。向延迟电路9a输入本级的置位复位触发器8b 的输出Q。电平转换器9b是带使能端子EN的电平转换器，这里与图10中说明的 专利文献l的电平转换器103b相同。向电平转换器9b的输入端子IN输入延迟电 路9a的输出，向使能端子EN输入下一级的逻辑电路8a的输出X。电平转换器9b 的输出OUTB的脉冲作为采样脉冲SMPB而提供给采样电路块la。采用电平转换 器9b生成采样脉冲SMPB，这与实施例1及2的NAND电路5b和7b同样地进行。
接着，参照图8说明上述结构的源极驱动器3-3的动作。此外，在以下的说明 中，对表示上述信号名称的标号，附加对应锁存级的级数编号。
首先，以图8所示的脉冲提供第n-l级的输出Qn-r。这种脉冲、与源极驱动 器3-3的第一级锁存级中提供给置位复位触发器8b的置位输入信号的脉冲，能够 通过以下说明的在锁存级中的信号生成方法来生成。即，第一级锁存级中可以没有 上述逻辑电路8a，只要向置位复位触发器8b提供适当的置位输入信号的脉冲即可。 具有开始定时h的输出Qn-l'是输出Qn-l被误动作防止电路8c延迟、延迟时间为 t(8c)的信号，该输出Qn-l的脉冲开始定时g是逻辑电路8a的输出Xn-l的脉冲开 始定时f延迟了与置位复位触发器8b的置位动作有关的内部延迟时间t(8b)的定时。 在此，如图8所示，决定该输出Xn-l的脉冲开始定时f，使其由时钟信号SCKB 的脉冲的上升定时e规定。
从后述的说明可知，由于输出X的脉冲开始定时依次由时钟信号SCKB的上升定时及下降定时规定，因此，第一级锁存级中提供给置位复位触发器8b的置位
输入信号的脉冲可以具有由时钟信号SCKB的上升定时或下降定时所规定的开始 定时。此外，也可以由时钟信号SCK的上升定时或下降定时来规定输出X的脉冲 开始定时。
在第n级锁存级中，逻辑电路8a根据时钟信号SCK和SCKB以及输出Qn-1'， 生成输出Xn的脉冲。在上述构成中这样设计逻辑电路8a的逻辑运算内容，使得 输出Xn的脉冲开始定时m由时钟信号SCKB的从上述上升定时e经过半个周期 后的下降定时e'规定。另外，由于输出Xn是第n-l级的置位复位触发器8b的复 位信号，因此，开始定时m规定输出Qn-l的结束定时g'。另外，通过延迟该结束 定时g'，延迟时间为t(8c)，从而决定输出Qn-l'的脉冲结束定时h'。通过决定该结 束定时h'，还决定了输出Xn的脉冲结束定时m'。
然后，将输出Qn-l被第n-l级的延迟电路9a延迟的信号输入到电平转换器 9b的输入端子IN，还将输出Xn输入到该电平转换器9b的使能端子EN，由此， 从电平转换器9b的输出端子OUTB输出采样脉冲SMPBn-l。该采样脉冲SMPBn-l 具有开始定时j和结束定时j'，但由于输出Xn的脉冲结束定时m'晚于输出Qn-l 被第n-l级的延迟电路9a延迟的信号的脉冲结束定时，因此与实施例1及2相同， 去除了定时j'之后的延迟。
这样，依次输出与时钟信号SCK和SCKB的半个周期相当的采样脉冲SMPB。
上述例子中，为了生成与时钟信号SCK和SCKB的半个周期相当的采样脉冲 SMPB，利用误动作防止电路8c以避免输出X的脉冲期间变短。图8中，在假设 没有误动作防止电路8c的情况下，由于例如输出Xn的脉冲结束定时由输出Qn-l 的结束定时g'规定，因此，脉宽变窄。在这种情况下，釆样所发生的误动作与实 施例1及2相同。通过具备误动作防止电路8c，由于使得输出Xn的脉冲结束定时 比输出Qn-l'的脉冲结束定时h，延迟而成为定时m'，因此，正常地生成采样脉冲 SMPBn-l。
此外，作为设置误动作防止电路8c的位置，并不限于上述例子，也可以是图 7所示的位置8c'或位置8c"。位置8c'位于下一级锁存级的逻辑电路8a的输出以 及本级的电平转换器9b的使能端子EN、和本级锁存级的置位复位触发器8b的复 位端子R之间。位置8c"位于下一级锁存级的逻辑电路8a的输出、和本级的电平 转换器9b的使能端子EN及本级锁存级的置位复位触发器8b的复位端子R之间。 对于位置8c'和8c'，的任何一种情况，输出X被误动作防止电路延迟而获得的信都成为置位复位触发器8b的复位信号。
另外，本实施例是获得与时钟信号SCK和SCKB的半个周期相当的采样脉冲 SMPB的结构，但也可以适用于生成与时钟信号SCK和SCKB的半个周期的n倍 相当的采样脉冲SMPB、即"n倍脉冲"(n为2以上的整数中的任一个值)。
生成"n倍脉冲"时，在图7中，对于各锁存级所生成的采样脉冲SMPB，只 要向本级的电平转换器％的使能端子EN输入n级后的锁存级的输出X即可。另 外，作为置位复位触发器6b的复位信号，只要使用n级后的输出X即可。另外， 生成"n倍脉冲"时，由于锁存级中未使用实施例1及2那样的电平转换器，所以 不需要考虑使电平转换器的动作停止的结构，由于逻辑电路8a的输出X的脉冲期 间不会变短，因此不需要误动作防止电路。
另外，本实施例的结构也能够适用于时钟信号SCK和时钟信号SCKB之间电 平反转定时不偏离的情况。
实施例4
图12表示本实施例的源极驱动器3-4的结构。源极驱动器3-4包括移位寄 存器(第一脉冲生成单元)21;以及延迟去除电路(第二脉冲生成单元)22。
移位寄存器21的各锁存级包括电平转换器21a; D触发器21b;误动作防止 电路21c;以及双端输入的NAND电路21d。图12中示出第n-l级至第n+2级的 锁存级。
电平转换器21a具有输入成为电平转换对象的时钟信号SCK和SCKB的时钟 信号输入端子CK和CKB。时钟信号SCK和SCKB如图13所示，是高电平期间 与低电平期间彼此相等的周期信号，时钟信号SCK和SCKB具有彼此相位相反的 关系。时钟信号SCK和SCKB的一方输入到时钟信号输入端子CK，另一方输入 到时钟信号输入端子CKB，但这样设定其组合，使得在相邻的锁存级彼此相反。 图12中，作为一个例子，在第n-l级的锁存级中，时钟信号SCK输入到时钟信号 输入端子CK，时钟信号SCKB输入到时钟信号输入端子CKB，在第n级锁存级 中，时钟信号SCKB输入到时钟信号输入端子CK，时钟信号SCK输入到时钟信 号输入端子CKB。
另外，电平转换器21a从输出端子CKO和CKO输出对从时钟信号输入端子 CK输入的时钟信号SCK或SCKB进行了电平转换的信号。 一个输出端子CKO输 出与输入到时钟信号输入端子CK的时钟信号SCK或SCKB反相的输出CKZ，另 一个输出端子CKO输出与输出CKZ反相的输出CKBZ。而且，电平转换器21a是电流驱动型或电压驱动型的电平转换器，具有输入低电平激活的使能信号的使能
端子ENB，在对使能端子ENB输入低电平信号期间进行电平转换动作，在输入高 电平信号期间停止电平转换动作。电流驱动型或电压驱动型的电平转换器可以是已 有技术的电平转换器，专利文献l中也记载了一个例子。
电平转换器21a的将输出CKZ输出的输出端子CKO连接于D触发器21b的 时钟信号输入端子CK，将输出CKBZ输出的输出端子CKO连接于D触发器21b 的时钟信号输入端子CKB。 D触发器21b从输出端子X输出从电平转换器21a的 输出端子CKO向时钟信号输入端子CK输入脉冲的上升沿时输入到D端子的逻辑 电平的输出X(方便起见，用输出端子名称代用)。输出端子XB将输出X的反相输 出(第一脉冲)XB(方便起见，用输出端子名称代用)输出。上述D端子连接于前一级 的D触发器21b的输出端子X。
误动作防止电路21c由串联连接偶数级的反相器构成，是对输入信号进行延迟 的电路。向误动作防止电路21c输入本级的D触发器21b的输出XB。误动作防止 电路21c的输出XB，成为NAND电路21d的一个输入。NAND电路21d的另一个 输入采用前一级的D触发器21b的输出XB。将NAND电路21d的输出，输入到 电平转换器21a的使能端子ENB。即，NAND电路21d根据前一级的D触发器21b 的输出X，生成本级的电平转换器21a的使能信号ENB(方便起见，将输入到使能 端子ENB的信号称为使能信号ENB)。此外，对于第一级锁存级中的电平转换器 21a的使能信号，即使不使用NAND电路21d，也可以采用适当生成的信号。
延迟去除电路22与上述移位寄存器21的各锁存级相对应，是具有延迟电路 22a、双端输入的NOR电路22b、双端输入的NAND电路22c、以及缓冲器22d的 结构。延迟电路22a由串联连接偶数级的反相器构成，是对输入信号进行延迟的电 路。向延迟电路22a输入下一级的D触发器21b的输出XB。延迟电路22a的输出 XB，成为NOR电路22b的一个输入。作为NOR电路22b的另一个输入，是输入本 级的D触发器21b的输出XB。 NOR电路22b的输出OUT成为NAND电路22c 的一个输入。另外，作为NAND电路22c的另一个输入，是使用本级的电平转换 器21a的输出CKZ。
NAND电路22c的输出通过缓冲器22d，作为采样脉冲(第二脉冲)SMP而输入 到采样电路块la，提供给模拟开关ASW。
接着，参照图13说明上述结构的源极驱动器3-4的动作。此外，在以下的说 明中，对表示上述信号名称的标号，附加对应锁存级的级数编号。图13中，也与实施例1 3相同，将采样脉冲的结束定时设定为由第一脉冲生 成单元的输出即触发器的输出的结束定时所规定的定时之前的定时。该之前的定时
在此是指本级的电平转换器21a的输出CKZ和CKBZ的定时。
若对第n级锁存级进行说明，则使能信号ENBri被误动作防止电路21c延迟， 从而使得激活期间即电平转换器21a的工作期间延长，但这时，确实地提取出电平 转换器21a的输出CKZn和CKZBn的、使能信号ENBn的激活期间中由时钟信号 SCK和SCKB的上升定时或下降定时所规定的最后定时。因而，通过利用该最终 定时规定NAND电路22c的输出SLn的结束定时，从而，即使D触发器21b的输 出Xn和XBn比输出CKZ和CKBZ的定时延迟，延迟量为D触发器21b的电路内 部延迟，也可以去除输出SLn的波形中斜线所示的延迟量。另外，通过利用延迟 电路22a将输出XBn+l延迟到输出XB，n+l，使输出OUTn的开始定时延迟，从而 规定采样脉冲SMPn的开始定时。从而，防止相邻级彼此之间的采样脉冲SMP重 叠。
此外，在本实施例中，利用本级电平转换器21a的输出CKZn和CKZBn的定 时进行了采样脉冲SMP的延迟去除，但不局限于此，可以利用输入到包括本级锁 存级在内的本级之后的预定锁存级的D触发器21b所具有的时钟信号输入端子CK 和CKB、但未通过上述预定锁存级的D触发器21b的输入时钟信号的定时，进行 采样脉冲SMP的延迟去除。
以上就是对各实施例的描述。
各实施例的第二脉冲生成单元包含以下结构，即，对各锁存级，根据各第一脉 冲生成第二脉冲，并作为从输出端子输出的脉冲而输出，该第二脉冲所具有的结束 定时利用包括本级锁存级在内的本级之后的预定锁存级中未通过触发器的脉冲的 定时而生成。
另外，实施例1 3的第二脉冲生成单元包含以下结构，即，对各第一脉冲生 成第二脉冲，并作为从输出端子输出的脉冲而输出，该第二脉冲所具有的开始定时 是使第一脉冲的开始定时延迟而得到的开始定时，该第二脉冲所具有的结束定时利 用输入到预定级数之后的后级锁存级的触发器、但未通过上述后级锁存级的上述触 发器的输入脉冲的开始定时而生成。在该结构中，也能够使用同步型的置位复位触 发器。
另外，实施例4的第二脉冲生成单元包含以下结构，即，对各第一脉冲生成第 二脉冲，并作为从输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利用输入到包括本级锁存级在内的本级之后的预定锁存级的D触发器所具有的时钟信
号输入端子、但未通过上述预定锁存级的D触发器的输入时钟信号的定时而生成。
另外，作为显示装置，不仅有液晶显示装置，还能广泛适用于具有对数据线依
次输出数据那样的面板的显示装置，例如可以举出有EL(Electroluminance:电致发
光)显示装置等。
本发明不限于上述各实施方式，可在权利要求书所示的范围内进行种种变更， 适当组合不同实施方式分别揭示的技术手段而得到的实施方式也包含在本发明的 技术范围内。
如上所述，本发明的脉冲输出电路是从不同的输出端子依次输出脉冲的脉冲输 出电路，包括第一脉冲生成单元，该第一脉冲生成单元具有利用各锁存级的触发 器生成第一脉冲的移位寄存器，该第一脉冲作为从上述输出端子输出的脉冲的源脉 冲；以及第二脉冲生成单元，该第二脉冲生成单元根据上述各第一脉冲生成第二脉 冲，并作为从上述输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利用 包括本级的上述锁存级在内的本级之后的预定的上述锁存级中未通过上述触发器 的脉冲的定时而生成。
如上所述，本发明的脉冲输出电路是从不同的输出端子依次输出脉冲的脉冲输
出电路，包括第一脉冲生成单元，该第一脉冲生成单元具有利用各锁存级的触发
器生成第一脉冲的移位寄存器，该第一脉冲作为从上述输出端子输出的脉冲的源脉
冲；以及第二脉冲生成单元，该第二脉冲生成单元对上述各第一脉冲生成第二脉冲， 并作为从上述输出端子输出的脉冲而输出，该第二脉冲所具有的开始定时是使上述 第一脉冲的开始定时延迟而得到的开始定时，该第二脉冲所具有的结束定时利用输 入到预定级数之后的后级上述锁存级的上述触发器、但未通过上述后级的上述锁存 级的上述触发器的输入脉冲的开始定时而生成。
如上所述，本发明的脉冲输出电路是从不同的输出端子依次输出脉冲的脉冲输 出电路，包括第一脉冲生成单元，该第一脉冲生成单元具有利用各锁存级的D
触发器生成第一脉冲的移位寄存器，该第一脉冲作为从上述输出端子输出的脉冲的
源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元对上述各第一脉冲生成第二 脉冲，并作为从上述输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利 用输入到包括本级的上述锁存级在内的本级之后的预定的上述锁存级的上述D触 发器所具有的时钟信号输入端子、但未通过上述预定的上述锁存级的上述D触发
器的输入时钟信号的定时而生成。由此，起到可以实现如下脉冲输出电路的效果，即，该脉冲输出电路可以进一步进行输出脉冲的延迟去除，并且可以确保输出脉冲 之间有足够的间隔。
如上所述，本发明的脉冲输出方法是从不同的输出端子依次输出脉冲的脉冲输 出方法，利用移位寄存器的各锁存级的触发器生成第一脉冲，该第一脉冲作为从上 述输出端子输出的脉冲的源脉冲，根据上述各第一脉冲生成第二脉冲，并作为从上 述输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利用包括本级的上述 锁存级在内的本级之后的预定的上述锁存级中未通过上述触发器的脉冲的定时而 生成。
如上所述，本发明的脉冲输出方法是从不同的输出端子依次输出脉冲的脉冲输 出方法，利用移位寄存器的各锁存级的触发器生成第一脉冲，该第一脉冲作为从上 述输出端子输出的脉冲的源脉冲，对上述各第一脉冲生成第二脉冲，并作为从上述 输出端子输出的脉冲而输出，该第二脉冲所具有的开始定时是使上述第一脉冲的开 始定时延迟而得到的开始定时，该第二脉冲所具有的结束定时利用输入到预定级数 之后的后级上述锁存级的上述触发器、但未通过上述后级的上述锁存级的上述触发 器的输入脉冲的开始定时而生成。
如上所述，本发明的脉冲输出方法是从不同的输出端子依次输出脉冲的脉冲输
出方法，利用移位寄存器的各锁存级的D触发器生成第一脉冲，该第一脉冲作为
从上述输出端子输出的脉冲的源脉冲，对上述各第一脉冲生成第二脉冲，并作为从 上述输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利用输入到包括本
级的上述锁存级在内的本级之后的预定的上述锁存级的上述D触发器所具有的时 钟信号输入端子、但未通过上述预定的上述锁存级的上述D触发器的输入时钟信 号的定时而生成。
由此，起到可以实现如下脉冲输出方法的效果，即，该脉冲输出方法可以进一 步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
发明的详细说明内容中叙述的具体实施方式
或实施例都只是阐明本发明的技 术内容，但不应狭义地理解为只限于这样的具体例子，在本发明的精神和后文记载 的权利要求书的范围内可以进行各种变更而实施。
工业上的实用性
本发明可以适用于具有高清晰面板的显示装置。
权利要求
1. 一种脉冲输出电路，是从不同的输出端子依次输出脉冲的脉冲输出电路，其特征在于，包括第一脉冲生成单元，该第一脉冲生成单元具有利用各锁存级的触发器生成第一脉冲的移位寄存器，该第一脉冲作为从所述输出端子输出的脉冲的源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元根据所述第一脉冲生成第二脉冲，并作为从所述输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利用包括本级的所述锁存级在内的本级之后的预定的所述锁存级中未通过所述触发器的脉冲的定时而生成。
2. —种脉冲输出电路，是从不同的输出端子依次输出脉冲的脉冲输出电路，其 特征在于，包括第一脉冲生成单元，该第一脉冲生成单元具有利用各锁存级的触发器生成第一 脉冲的移位寄存器，该第一脉冲作为从所述输出端子输出的脉冲的源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元对所述第一脉冲生成第二脉冲，并作 为从所述输出端子输出的脉冲而输出，该第二脉冲所具有的开始定时是使所述第一 脉冲的开始定时延迟而得到的开始定时，该第二脉冲所具有的结束定时利用输入到 预定级数之后的后级的所述锁存级的所述触发器、但未通过所述后级的所述锁存级 的所述触发器的输入脉冲的开始定时而生成。
3. 如权利要求2所述的脉冲输出电路，其特征在于， 所述触发器是置位复位触发器，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并将与前级锁存级的所述触发器的输 出信号对应的信号作为使能信号而进行电平转换动作。
4. 如权利要求2所述的脉冲输出电路，其特征在于， 所述触发器是置位复位触发器， 所述预定级数为1，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并将使前级锁存级的所述触发器的输 出信号延迟所得的信号作为使能信号而进行电平转换动作。
5. 如权利要求2所述的脉冲输出电路，其特征在于， 所述触发器是置位复位触发器， 所述预定级数是2以上的整数值中的任一个值，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并按照输入的使能信号进行电平转换 动作，所述使能信号是通过对前级锁存级的所述触发器的输出信号和使本级锁存级 的所述触发器的输出信号延迟而得到的信号进行逻辑运算，生成作为脉冲的结束定 时比所述本级锁存级的所述触发器的输出信号的脉冲开始定时延迟的信号。
6. 如权利要求2所述的脉冲输出电路，其特征在于， 所述触发器是置位复位触发器， 所述预定级数是2以上的整数值中的任一个值，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并按照输入的使能信号进行电平转换 动作，所述使能信号是通过对前级锁存级的所述触发器的输出信号和本级锁存级的 所述触发器的输出信号进行逻辑运算而得到的信号进行延迟，生成作为脉冲的结束 定时比所述本级锁存级的所述触发器的输出信号的脉冲开始定时延迟的信号。
7. 如权利要求2所述的脉冲输出电路，其特征在于， 所述触发器是置位复位触发器，所述锁存级通过对两种时钟信号和前级的所述触发器的输出信号进行逻辑运 算而生成脉冲，作为输入到所述触发器的输入脉冲，该脉冲具有根据预定一方的所 述时钟信号的定时而生成的开始定时。
8. 如权利要求7所述的脉冲输出电路，其特征在于， 所述预定级数为1，所述逻辑运算包括最开始使所输入的前级的所述触发器的输出信号延迟的运算。
9. 如权利要求3 8中的任一项所述的脉冲输出电路，其特征在于， 将输入到所述预定级数之后的后级的所述触发器的输入脉冲，用作为本级的所述触发器的复位信号。
10. 如权利要求7所述的脉冲输出电路，其特征在于，所述预定级数为1，将输入到后级的所述触发器的输入脉冲延迟而得到的脉冲，用作为本级的所述 触发器的复位信号。
11. 一种脉冲输出电路，是从不同的输出端子依次输出脉冲的脉冲输出电路， 其特征在于，包括第一脉冲生成单元，该第一脉冲生成单元具有利用各锁存级的D触发器生成 第一脉冲的移位寄存器，该第一脉冲作为从所述输出端子输出的脉冲的源脉冲；以及第二脉冲生成单元，该第二脉冲生成单元对各第一脉冲生成第二脉冲，并作为 从所述输出端子输出的脉冲而输出，该第二脉冲所具有的结束定时利用输入到包括本级的所述锁存级在内的本级之后的预定的所述锁存级的所述D触发器所具有的 时钟信号输入端子、但未通过所述预定的所述锁存级的所述D触发器的输入时钟 信号的定时而生成。
12. —种显示装置的驱动电路，其特征在于，具有权利要求2 11中的任一项所述的脉冲输出电路，将所述第二脉冲作为显 示装置的视频信号的采样脉冲而输出。
13. —种显示装置，其特征在于， 具有权利要求12所述的显示装置的驱动电路。
14. 一种脉冲输出方法，是从不同的输出端子依次输出脉冲的脉冲输出方法， 其特征在于，利用移位寄存器的各锁存级的触发器生成第一脉冲，该第一脉冲作为从所述输 出端子输出的脉冲的源脉冲，根据所述第一脉冲生成第二脉冲，并作为从所述输出端子输出的脉冲而输出， 该第二脉冲所具有的结束定时利用包括本级的所述锁存级在内的本级之后的预定 的所述锁存级中未通过所述触发器的脉冲的定时而生成。
15. —种脉冲输出方法，是从不同的输出端子依次输出脉冲的脉冲输出方法， 其特征在于，利用移位寄存器的各锁存级的触发器生成第一脉冲，该第一脉冲作为从所述输 出端子输出的脉冲的源脉冲，对所述第一脉冲生成第二脉冲，并作为从所述输出端子输出的脉冲而输出，该 第二脉冲所具有的开始定时是使所述第一脉冲的开始定时延迟而得到的开始定时，该第二脉冲所具有的结束定时利用输入到预定级数之后的后级的所述锁存级的所 述触发器、但未通过所述后级的所述锁存级的所述触发器的输入脉冲的开始定时而 生成。
16. 如权利要求15所述的脉冲输出方法，其特征在于， 所述触发器是置位复位触发器，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并将与前级锁存级的所述触发器的输 出信号对应的信号作为使能信号而进行电平转换动作。
17. 如权利要求15所述的脉冲输出方法，其特征在于， 所述触发器是置位复位触发器，所述预定级数为1，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并将使前级锁存级的所述触发器的输 出信号延迟所得的信号作为使能信号而进行电平转换动作。
18. 如权利要求15所述的脉冲输出方法，其特征在于， 所述触发器是置位复位触发器， 所述预定级数是2以上的整数值中的任一个值，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并按照输入的使能信号进行电平转换 动作，通过对前级锁存级的所述触发器的输出信号和使本级锁存级的所述触发器的 输出信号延迟而得到的信号进行逻辑运算，作为脉冲的结束定时比所述本级锁存级 的所述触发器的输出信号的脉冲开始定时延迟的信号而生成所述使能信号。
19. 如权利要求15所述的脉冲输出方法，其特征在于， 所述触发器是置位复位触发器， 所述预定级数是2以上的整数值中的任一个值，所述锁存级具有电平转换器，该电平转换器通过对输入的时钟信号进行电平转 换而生成输入到所述触发器的所述输入脉冲，并按照输入的使能信号进行电平转换 动作，通过对前级锁存级的所述触发器的输出信号和本级锁存级的所述触发器的输出信号进行逻辑运算而得到的信号进行延迟，作为脉冲的结束定时比所述本级锁存 级的所述触发器的输出信号的脉冲开始定时延迟的信号而生成所述使能信号。
20. 如权利要求15所述的脉冲输出方法，其特征在于， 所述触发器是置位复位触发器，所述锁存级通过对两种时钟信号和前级的所述触发器的输出信号进行逻辑运 算而生成脉冲，作为输入到所述触发器的输入脉冲，该脉冲具有根据预定一方的所 述时钟信号的定时而生成的开始定时。
21. 如权利要求20所述的脉冲输出方法，其特征在于， 所述预定级数为1，所述逻辑运算包括最开始使所输入的前级的所述触发器的输出信号延迟的运算。
22. 如权利要求16 21中的任一项所述的脉冲输出方法，其特征在于， 将输入到所述预定级数之后的后级的所述触发器的输入脉冲，用作为本级的所述触发器的复位信号。
23. 如权利要求21所述的脉冲输出方法，其特征在于， 所述预定级数为1，使输入到后级的所述触发器的输入脉冲延迟，而用作为本级的所述触发器的复 位信号。
24. —种脉冲输出方法，是从不同的输出端子依次输出脉冲的脉冲输出方法， 其特征在于，利用移位寄存器的各锁存级的D触发器生成第一脉冲，该第一脉冲作为从所 述输出端子输出的脉冲的源脉冲，对所述第一脉冲生成第二脉冲，并作为从所述输出端子输出的脉冲而输出，该 第二脉冲所具有的结束定时利用输入到包括本级的所述锁存级在内的本级之后的 预定的所述锁存级的所述D触发器所具有的时钟信号输入端子、但未通过所述预 定的所述锁存级的所述D触发器的输入时钟信号的定时而生成。
全文摘要
在源极驱动器(3-1)中，在移位寄存器(4)的各锁存级中，电平转换器(4a)对时钟信号(SCK、SCKB)进行电平转换，作为置位复位触发器(4b)的反转置位输入信号。利用误动作防止电路(4c)对置位复位触发器(4b)的输出(Q)进行延迟，作为下一级锁存级的电平转换器(4a)的使能信号(ENB)。延迟去除电路(5)利用NAND电路(5b)，对通过延迟电路(5a)使输出(Q)延迟了的输出(Qn-1’)、和下一级的电平转换器(4a)的输出(LSB)进行NAND运算，导出采样脉冲(SMPB)。由此，实现如下脉冲输出电路，即，该脉冲输出电路可以进一步进行输出脉冲的延迟去除，并且可以确保输出脉冲之间有足够的间隔。
文档编号H03K5/00GK101536311SQ200780042320
公开日2009年9月16日 申请日期2007年11月19日 优先权日2007年1月25日
发明者村上祐一郎, 横山真 申请人:夏普株式会社