用于显示装置、显示驱动器和显示装置系统的内部时钟信号控制的制作方法
【专利摘要】一种显示装置包含显示板和驱动显示板的显示驱动器。显示驱动器用时钟路径和至少一个数据路径连接到主机。显示驱动器包含：接口电路，其配置成经由时钟路径从主机接收外部时钟信号，经由数据路径从主机接收数据信号，并输出通过数据信号发射的接收数据；控制电路，其配置成输出与外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在接收数据中的图像数据而与从控制电路馈送的内部时钟信号同步地驱动显示板。控制电路配置成响应于包含在接收数据中的接收分组的类型而馈送内部时钟信号。
【专利说明】
用于显示装置、显示驱动器和显示装置系统的内部时钟信号控制
技术领域
[0001]本发明涉及显示驱动器、显示装置和显示装置系统。
【背景技术】
[0002]由MIPI联盟定义和归档的MIP1-DSI(移动工业处理器接口一显示器串行接口)是用于便携式装置中的外围装置(例如显示装置)与处理器之间通信的标准串行接口。MIP1-DSI接口具有以低功耗进行高速通信的特征。
[0003]MIP1-DSI用一个时钟路径和一到四个数据路径实现数据通信。每个路径都包含发射差分信号的两条信号线(一对信号线)。更确切地说，时钟路径包含发射差分时钟信号的一对信号线，并且每个数据路径包含发射差分数据信号的一对信号线。MIP1-DSI规范定义了两种通信模式:LP(低功率)模式和HS(高速)模式。LP模式是用于以低速但降低的功耗通信的通信模式，而HS模式是用于以高速通信的通信模式。
[0004]MIP1-DSI接口经常用于主机(例如CPU(中央处理单元))与驱动显示板(诸如液晶显示板)的显示驱动器之间的通信。包含图像数据的大量数据在显示驱动器与主机之间交换，并且MIP1-DSI接口特别适合于这个目的。当MIP1-DSI接口用于显示驱动器与主机之间的通信时，通常在HS模式发射图像数据，因为有必要在每个水平同步周期中发射相当大量的图像数据，水平同步周期具有有限的持续时间。然而，使用HS模式不合期望地增大了显示驱动器的功耗。
[0005]应该注意，日本专利申请公布N0.2012-150152A公开了在液晶显示装置中基于MIP1-DSI规范的通信。
[0006]近来，显示驱动器的功耗倾向于由于先进的多功能性而增大，同时用户期望功耗降低。特别对于包含在便携式装置中的显示驱动器，满足这个要求是重要的。存在用于降低显示驱动器的功耗的技术需要。
【发明内容】
[0007]因此，本发明的一个目的是降低显示驱动器的功耗。本领域技术人员根据如下公开将理解本发明的其它目的和新特征。
[0008]在一个实施例中，显示装置包含显示板和驱动显示板的显示驱动器。显示驱动器用时钟路径和至少一个数据路径连接到主机。显示驱动器包含:接口电路，其配置成经由时钟路径从主机接收外部时钟信号，经由数据路径从主机接收数据信号，并输出通过数据信号发射的接收数据;控制电路，其配置成输出与外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在接收数据中的图像数据而与从控制电路馈送的内部时钟信号同步地驱动显示板。当时钟路径和数据路径被设置成第一模式时，接口电路对通过数据路径发射的数据信号执行时钟恢复，并通过与通过时钟恢复获得的恢复的时钟信号同步地对数据信号采样来生成接收数据。当时钟路径和数据路径被设置成第二模式时，接口电路通过与通过时钟路径发射的外部时钟信号同步地对数据信号采样来生成接收数据。当时钟路径和数据路径被设置成第二模式时，控制电路配置成响应于包含在接收数据中的接收分组的类型而馈送内部时钟信号。
[0009]在另一实施例中，提供了适合于用时钟路径和至少一个数据路径连接到主机的显示驱动器以驱动显示板。显示驱动器包含:接口电路，其配置成经由时钟路径从主机接收外部时钟信号，经由数据路径从主机接收数据信号，并输出通过数据信号发射的接收数据;控制电路，其配置成输出与外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在接收数据中的图像数据而与从控制电路馈送的内部时钟信号同步地驱动显示板。当时钟路径和数据路径被设置成第一模式时，接口电路对通过数据路径发射的数据信号执行时钟恢复，并通过与通过时钟恢复获得的恢复的时钟信号同步地对数据信号采样来生成接收数据。当时钟路径和数据路径被设置成第二模式时，接口电路通过与通过时钟路径发射的外部时钟信号同步地对数据信号采样来生成接收数据。当时钟路径和数据路径被设置成第二模式时，控制电路配置成响应于包含在接收数据中的接收分组的类型而馈送内部时钟信号。
[0010]在又一实施例中，显示装置系统包含主机和显示装置。显示装置包含显示板和驱动显示板的显示驱动器。显示驱动器和主机用时钟路径和至少一个数据路径彼此连接。显示驱动器包含:接口电路，其配置成经由时钟路径从主机接收外部时钟信号，经由数据路径从主机接收数据信号，并输出通过数据信号发射的接收数据;控制电路，其配置成输出与外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在接收数据中的图像数据而与从控制电路馈送的内部时钟信号同步地驱动显示板。当时钟路径和数据路径被设置成第一模式时，接口电路对通过数据路径发射的数据信号执行时钟恢复，并通过与通过时钟恢复获得的恢复的时钟信号同步地对数据信号采样来生成接收数据。当时钟路径和数据路径被设置成第二模式时，接口电路通过与通过时钟路径发射的外部时钟信号同步地对数据信号采样来生成接收数据。当时钟路径和数据路径被设置成第二模式时，控制电路配置成响应于包含在接收数据中的接收分组的类型而馈送内部时钟信号。
[0011]本发明有效地降低了显示驱动器的功耗。
【附图说明】
[0012]本发明的以上以及其它优点和特征根据结合附图获取的如下描述将更显而易见，附图中:
[0013I图1A是例证一个实施例中显示装置的示范配置的框图；
[0014]图1B是例证一个实施例中驱动电路的示范配置的框图；
[0015]图2是例证每个水平同步周期中典型的液晶显示装置的示范操作的时序图；以及
[0016]图3是例证一个实施例中显示驱动器的示范操作的时序图。
【具体实施方式】
[0017]在本文中现在将参考例证性实施例描述本发明。本领域技术人员将认识到，使用本发明的教导可实现许多备选实施例，并且本发明不限于为了说明性目的例证的实施例。
[0018]图1A是例证一个实施例中显示装置的示范配置的框图。本实施例的显示装置配置为液晶显示装置I。适合用在便携式装置中的显示装置系统例如由这个液晶显示装置I和主机4形成。
[0019]液晶显示装置I包含液晶显示(IXD)板2和显示驱动器3。液晶显示板2包含排列成行与列的多个像素、多条栅极线和多条源极线(注意:在图1A中未示出像素、栅极线和源极线)。每个像素都连接到对应栅极线和对应源极线。
[0020]显示驱动器3以可通信方式连接到主机4，并响应于从主机4接收的数据而驱动液晶显示板2。在本实施例中，MIP1-DSI接口用于在显示驱动器3与主机4之间通信。更确切地说，显示驱动器3和主机4用时钟路径和4个数据路径彼此连接。时钟路径用于将差分时钟信号(外部时钟信号)从主机4馈送到显示驱动器3，并且数据路径各用于将差分数据信号从主机4馈送到显示驱动器3。每个路径都包含发射差分信号的一对信号线。在图1A中，图例“DSI_CLKP”和“DSI_CLKN”指代形成时钟路径的一对信号线。图例“DSI_DATA0P”和“DSI_DATAON"指代形成数据路径“O”的一对信号线，并且图例“DSI_DATA1P”和“DSI_DATA1N”指代形成数据路径“I”的一对信号线。对应地，图例“DSI_DATA2P”和“DSI_DATA2N”指代形成数据路径“2”的一对信号线，并且图例“DSI_DATA3P”和“DSI_DATA3N”指代形成数据路径“3”的一对信号线。尽管图1A例证了提供4个数据路径的显示装置配置，但数据路径的数量不限于4;MIP1-DSI规范定义可能存在I到4个数据路径。
[0021]显示驱动器3包含接口电路11、控制电路12、驱动电路13和供电电路14。
[0022]接口电路11操作为从主机4接收差分时钟信号和差分数据信号的接收器。接口电路11配置成支持在MIP1-DSI规范中定义的操作。如上所述，MIP1-DSI规范定义LP(低功率)模式和HS (高速)模式。LP模式与HS模式之间的切换可在时钟路径与数据路径之间单独执行。然而，应该注意，不允许时钟路径设置成LP模式而数据路径设置成HS模式的状态。LP模式与HS模式之间的切换通过改变特定序列中相关路径(时钟路径或数据路径)的信号线上的电压电平实现。接口电路11在时钟路径和数据路径中每个路径的两条信号线的电压电平的基础上，识别时钟路径和数据路径中每个路径的通信模式的切换。
[0023]响应于时钟路径和数据路径的通信模式而切换接口电路11的操作。当数据路径处于LP模式时，接口电路11对数据路径发射的差分数据信号执行时钟恢复，而与时钟路径的通信模式(HS模式或LP模式)无关，并通过与通过时钟恢复所获得的恢复的时钟信号同步地对差分数据信号进行采样来接收通过差分数据信号发射的接收数据。
[0024]另一方面，当时钟路径和数据路径全都处于HS模式时，接口电路11通过与通过时钟路径发射的差分时钟信号同步地对差分数据信号进行采样来接收通过差分数据信号发射的接收数据。接口电路11顺序地输出由此接收的接收数据。在图1A中，图例“DSI_DATA”指代从接口电路11输出的接收数据。
[0025]当时钟路径被设置成HS模式时，接口电路11此外通过将差分时钟信号转换成单端信号来生成时钟信号DSI_CLK，并输出所生成的时钟信号DSI_CLK。时钟信号DSI_CLK与差分时钟信号同步，并具有相同频率。在处于HS模式的时钟路径上发射的差分时钟信号的频率高于通过在数据路径上发射的差分数据信号的时钟恢复而获得的恢复的时钟信号的频率，并且相应地，时钟信号DSI_CLK的频率也高于恢复的时钟信号的频率。
[0026]接口电路11还操作为从显示驱动器3向主机4发射差分数据信号的发射器。包含信号线DSI_DATA0P和DSI_DATA0N的数据路径“O”用于将差分数据信号从显示驱动器3发射到主机4 ο当将差分数据信号从显示驱动器3发射到主机4时，数据路径“O”处于LP模式，并且差分数据信号从显示驱动器3经由数据路径“O”发射到主机4。
[0027]控制电路12处理时钟信号DSI_CLK和接收数据DSI_DATA，它们是从接口电路11接收的。按照图示，控制电路操作如下:
[0028]第一，控制电路12根据时钟信号DSI_CLK生成内部时钟信号INT_CLK。与时钟信号DSI_CLK同步的内部时钟信号INT_CLK被馈送到驱动液晶显示板2的各种电路，如后面所描述的。
[0029]第二，控制电路12分析包含在接收数据DSI_DATA中的接收分组，并按照相应接收分组的内容和类型执行各种操作。当接收分组是命令分组时，例如，控制电路12响应于命令分组的内容而访问来往于在驱动电路13中提供的寄存器电路的控制数据。在图1A中，写入到寄存器电路中的控制数据由图例“write_DATA”指代，并且从寄存器电路读出的控制数据由图例“read_DATA”指代。当接收分组包含图像数据时，控制电路12将图像数据转发到驱动电路13。在图1A中，要转发到驱动电路13的图像数据由图例“PIXEL_DATA”指代。如后面所描述的，控制电路12具有响应于包含在接收数据DSI_DATA中的每个接收分组的类型而控制内部时钟信号INT_CLK输出的开始和停止的功能。
[0030]在一个实施例中，控制电路12包含内部时钟生成器电路30、分组分析电路31、像素计数器32、“或”电路33和选择器34。应该注意到，图1A部分并示意性例证了控制电路12的配置;控制电路12在实际实现中可包含其它电路。
[0031]内部时钟生成器电路30根据时钟信号DSI_CLK生成内部时钟信号INT_CLK。在一个实施例中，内部时钟生成器电路30通过时钟信号DSI_CLK的分频来生成内部时钟信号INT_CLK0
[0032]分组分析电路31分析包含在接收数据DSI_DATA中的接收分组，并响应于分析结果而执行各种操作。在本实施例中，分组分析电路31操作如下:
[0033]第一，当在接收数据DSI_DATA中检测到特定类型的接收分组时，分组分析电路31断言(assert)分组检测信号SPKT—detect。在本实施例中，当检测到水平同步分组(Hsync分组)或命令分组时，分组分析电路31在一给定持续时间断言分组检测信号SPKT—detect。水平同步分组是指示水平同步周期开始的分组，并且命令分组是包含用于显示驱动器3的操作控制的命令的分组。应该注意，水平同步分组和命令分组都定义在MIP1-DSI规范中。断言分组检测信号SPKT—DETECT的周期的持续时间可取决于由分组分析电路31检测的检测分组的类型和/或包含在检测的命令分组中的命令的类型。
[0034]第二，当在接收数据DSI_DATA中检测到打包像素流时，分组分析电路31在一给定持续时间断言像素数据流开始信号Sstr—START。打包像素流是指示从主机4向显示驱动器3发射图像数据的开始的分组(通知显示驱动器3开始从主机4向显示驱动器3发射图像数据的分组)；打包像素流也定义在MIP1-DSI规范中。
[0035]像素计数器32生成显示周期信号SDSP—PRD，该信号指示当前时间是否在每个水平同步周期中的有效显示周期中。更确切地说，响应于像素数据流开始信号Sstr—start的断言，像素计数器32断言显示周期信号SDSP—PRD，并且开始将其中存有的计数值加起来。当计数值达到预定值时，像素计数器32否定(negate)显示周期信号SDSP—PRD。
[0036]“或”电路33计算分组检测信号Spkt—detect和像素数据流开始信号Sstr—START的逻辑和，并输出具有对应于所计算逻辑和的信号电平的输出信号。“或”电路33的输出信号被用作内部时钟使能信号Saii—EN，其允许和禁止输出来自控制电路12的内部时钟信号I NT_CLK。这意味着，“或”电路3 3充当时钟控制电路，其响应于分组检测信号Spkt—DETECT和显示周期信号Sdsp—prd而生成内部时钟使能信号Sclk—EN。
[0037]选择器34操作为时钟门控电路，其响应于内部时钟使能信号Sclk—εν而输出内部时钟信号INT_CLK。更确切地说，当断言内部时钟使能信号Sclk—εν时，选择器34输出内部时钟信号I NT_CLK，而当否定内部时钟使能信号Sclk—εν时，停止输出内部时钟信号I NT_CLK。当停止输出内部时钟信号INT_CLK时，选择器34的输出被设置成对应于逻辑值“O”的电压电平(例如，低电平或电路地电平)。
[0038]驱动电路13与内部时钟信号INT_CLK同步操作，以响应于从控制电路12接收的图像数据PIXEL_DATA而驱动液晶显示板2。在本实施例中，如图1B中所例证的，驱动电路13包含图像IP(知识产权)核15、存储器16、数据锁存器17、灰度级电压选择器电路18、源极驱动器电路19、栅极控制驱动器20、寄存器电路21和时序发生器22。
[0039]图像IP核15对从控制电路12接收的图像数据PIXEL_DATA执行图像处理，并将通过图像处理获得的图像数据存储到存储器16中。
[0040]存储器16将从图像IP核15接收的图像数据暂时存储在其中。在一个实施例中，存储器16配置成存储图像一帧的图像数据。数据锁存器17锁存来自存储器16的图像数据，并将锁存的图像数据转发到灰度级电压选择器电路18。在一个实施例中，数据锁存器17配置成同时锁存与液晶显示板2的像素的一条水平线(也就是，连接到一条栅极线的像素)关联的图像数据。灰度级电压选择器电路18选择对应于从数据锁存器17接收的图像数据的灰度级电压，并将选择的灰度级电压馈送到源极驱动器电路19。源极驱动器电路19从灰度级电压选择器电路18接收与液晶显示板2的相应源极线关联的灰度级电压。源极驱动器电路19将液晶显示板2的相应源极线驱动到与从灰度级电压选择器电路18接收的灰度级电压对应的电压。
[0041]栅极控制驱动器20驱动液晶显示板2的栅极线。备选地，当驱动栅极线的栅极驱动器电路被集成在液晶显示板2(这类栅极驱动器电路经常被称为GIP(板内栅极)电路)中时，栅极控制驱动器20可将控制栅极驱动器电路的控制信号馈送到液晶显示板2。
[0042]寄存器电路21和时序发生器22形成控制电路，该控制电路与内部时钟信号INT_CLK同步操作以控制图像IP核15、存储器16、数据锁存器17、灰度级电压选择器电路18、源极驱动器电路19和栅极控制驱动器20。更确切地说，寄存器电路21包含命令寄存器21a和参数寄存器21b。命令寄存器21a存储用于控制显示驱动器3的操作的命令，并且参数寄存器21b存储用于控制显示驱动器3的操作的各种参数。时序发生器22响应于存储在命令寄存器21a中的命令和存储在参数寄存器21b中的参数而控制显示驱动器3的相应电路(例如，图像IP核15、存储器16、数据锁存器17、灰度级电压选择器电路18、源极驱动器电路19和栅极控制驱动器20)的操作时序。
[0043]供电电路14根据外部供应的供电电压生成用于显示驱动器3的相应电路操作的各种供电电压，并将生成的供电电压馈送到相应电路。
[0044]在下文，给出了如上所述配置的显示驱动器3的操作概述的描述。
[0045]在本实施例中，显示驱动器3配置成在每个水平周期中不需要向驱动电路13馈送内部时钟信号INT_CLK的周期中停止向驱动电路13馈送内部时钟信号INT_CLK。当停止向驱动电路13馈送内部时钟信号INT_CLK时，停止驱动电路13的操作，并且时钟树(其包含信号线和时钟缓冲器)的相应节点上的电压电平是固定的。这个操作有效地降低了显示驱动器3的功耗。
[0046]更确切地说，如图2中所例证的，每个水平同步周期包含三个周期:水平后沿周期(BP)、有效的显示周期和水平前沿周期(FP)，这是普遍使用的显示装置的情况。在有效显示周期期间，其中图像数据被馈送到驱动电路13，内部时钟信号INT_CLK被馈送到驱动电路
13。在此情况下，驱动电路13与内部时钟信号INT_CLK同步操作。例如，驱动电路13的图像IP核15与内部时钟信号INT_CLK同步地从控制电路12接收图像数据，并且存储器16与内部时钟信号INT_CLK同步操作以将从图像IP核15接收的图像数据存储其中。
[0047]另一方面，在水平后沿周期和水平前沿周期中，将内部时钟信号INT_CLK馈送到驱动电路13基本上是不必要的，因为驱动电路13不需要在这些周期中处理图像数据。一般而言，水平后沿周期和水平前沿周期占据每个水平同步周期的持续时间的20%，并且因此，如果在水平后沿周期和水平前沿周期中停止向驱动电路13馈送内部时钟信号INT_CLK，则预期功耗降低得相当大。
[0048]然而，应该注意，在水平后沿周期或水平前沿周期中可能出现向驱动电路13馈送内部时钟信号INT_CLK的必要性，取决于包含在由控制电路12接收的接收数据DSI_DATA中的分组类型。例如，当控制电路12将命令分组作为接收数据DSI_DATA接收时，驱动电路13有必要将由命令分组规定的命令存储到驱动电路13的寄存器电路21的命令寄存器21a中并执行由命令规定的操作。在此情况下，在水平后沿周期或水平前沿周期中还应该向驱动电路13馈送内部时钟信号INT_CLK。
[0049]在上面描述的技术想法的基础上，在本实施例中，显示驱动器3配置成确定在每个水平同步周期中的每个时间点向驱动电路13馈送内部时钟信号INT_CLK的必要性，取决于包含在接收数据DSI_DATA中的接收分组的类型。在本实施例中，当检测到(I)水平同步分组(Hsync分组)、(2)命令分组和(3)由控制电路12顺序接收的接收数据DSI_DATA中的打包分组流中的任一个时，显示驱动器3的控制电路12配置成将内部时钟信号INT_CLK馈送到驱动电路13。如上所述，水平同步分组是指示水平同步周期开始的分组，并且命令分组是包含用于显示驱动器3的操作控制的命令的分组。分组像素流是通知显示驱动器3图像数据将要从现在开始从主机4发射到显示驱动器3的分组。
[0050]更确切地说，控制电路12操作如下:
[0051 ]当在接收数据DSI_DATA中检测到水平同步分组或命令分组时，控制电路12在一给定持续时间向驱动电路13馈送内部时钟信号INT_CLK，并且然后停止馈送内部时钟信号INT_CLK ο馈送内部时钟信号INT_CLK的持续时间的长度可根据分组类型(水平同步分组或命令分组)和/或包含在命令分组中的命令类型确定。
[0052]详细地说，当在接收数据DSI_DATA中检测到水平同步分组或命令分组时，控制电路12的分组分析电路31在一给定持续时间断言分组检测信号SPKT—DETECT。当分组检测信号Spkt—detect被断言时，从“或”电路33输出的内部时钟使能信号Sclk—EN被断言，并且选择器34开始输出内部时钟信号INT_CLK。当分组检测信号SPKT—detect然后被否定时，内部时钟使能信号Sclk—εν被否定，并且相应地，选择器34停止输出内部时钟信号INT_CLK。控制电路12中的相应电路的上述操作有效地实现了如下操作:在接收数据DSI_DATA中检测到水平同步分组或命令分组时，在一给定持续时间向驱动电路13馈送内部时钟信号INT_CLK，并且然后停止馈送内部时钟信号INT_CLK。
[0053]另一方面，当在接收数据DSI_DATA中检测到打包像素流时，控制电路12在与有效显示周期的时间长度对应的一持续时间向驱动电路13馈送内部时钟信号INT_CLK，并且然后停止馈送内部时钟信号INT_CLK。
[0054]详细地说，当在接收数据DSI_DATA中检测到打包像素流时，控制电路12的分组分析电路31在一给定持续时间断言像素数据流开始信号Sstr—start。响应于像素数据流开始信号Sstr—start的断言，像素计数器32断言显示周期信号SDSP—PRD，并且也开始计数。当显示周期信号Sdsp—prd被断言时，从“或”电路33输出的内部时钟使能信号Sclk—εν被断言，并且选择器34开始输出内部时钟信号INT_CLK。与此同时，由像素计数器32存有的计数值被加起来。注意，像素计数器32在每个水平同步周期开始时重新设置。当计数值然后达到预定值时，像素计数器32否定显示周期信号SDSP—PRD。调整预定值，使得断言显示周期信号SDSP—PRD的周期(也就是，向驱动电路13馈送内部时钟信号I NT_CLK的周期)具有与有效显示周期的时间长度对应的时间长度(例如，与有效显示周期相同的时间长度)。当分组检测信号Spkt—detect被否定时，内部时钟使能信号SaK—εν被否定，并且选择器34停止输出内部时钟信号INT_CLK。控制电路12中的相应电路的上述操作有效地实现了如下操作:在接收数据DSI_DATA中检测到打包像素流时，在与有效显示周期的持续时间对应的一持续时间向驱动电路13馈送内部时钟信号INT_CLK，并且然后停止馈送内部时钟信号INT_CLK。
[0055]可根据显示驱动器3的设计来确定分组的类型(在接收数据DSI_DATA中检测到该分组时，内部时钟信号INT_CLK被馈送到驱动电路13)。
[0056]图3是例证本实施例中显示驱动器3的示例的时序图。图3例证了第k个水平同步周期和一部分第(k+Ι)个水平同步周期中显示驱动器3的示范操作。在每个水平同步周期中，在HS模式执行从主机4到显示驱动器3的通信。这表明，时钟路径和数据路径在每个水平同步周期的整体中被设置成HS模式。相应地，在每个水平同步周期期间，差分时钟信号经由时钟路径不断从主机4馈送到显示驱动器3，并且时钟信号DSI_CLK不断从接口电路11馈送到控制电路12。这是因为每个水平同步周期的时间长度是有限的，并且因此，在每个水平同步周期中不能定义在HS模式与LP模式之间切换操作模式的充足时间。
[0057]当在HS模式实现从主机4到显示驱动器3的通信时，这可能不合期望地增大了功耗。然而，在此实施例的显示驱动器3中，通过执行在下面描述的操作来有效地降低显示驱动器3的功耗:
[0058]在每个水平同步周期开始时，主机4用在数据路径上发射的差分数据信号向显示驱动器3发射水平同步分组。当在从差分数据信号获得的接收数据DSI_DATA中检测到水平同步分组51时，显示驱动器3的控制电路12断言水平同步信号Hsync，并在一给定持续时间向驱动电路13馈送内部时钟信号INT_CLK。这允许驱动电路13与内部时钟信号INT_CLK同步地执行就在水平同步周期开始之后要执行的操作。注意，在图3中，水平同步信号Hsync被例证为低活动信号。
[0059]甚至当主机4在随后的水平后沿周期中向显示驱动器3发射消隐分组或空分组时，控制电路12并没有开始向驱动电路13馈送内部时钟信号INT_CLK。这是因为消隐分组和空分组不与驱动电路13的操作相关。注意，消隐分组和空分组在MIP1-DSI规范中定义;MIP1-DSI规范定义消隐分组和空分组要在给定间隔发射到接收侧。在图3中，消隐分组和空分组由数字“52”指代，并且例证了在第k个水平同步周期的水平后沿周期中发射3个消隐或空分组52的情况下显示驱动器3的操作。
[0060]当主机4然后将要开始向显示驱动器3发射图像数据时，主机4用在数据路径上发射的差分数据信号向显示驱动器3发射打包像素流。当在从差分数据信号获得的接收数据DSI_DATA中检测到打包像素流53时，显示驱动器3的控制电路12在与有效显示周期的持续时间对应的持续时间向驱动电路13馈送内部时钟信号INT_CLK。控制电路12然后在发射打包像素流53之后向驱动电路13转发从主机4发射的图像数据。在驱动电路13中，图像IP核15对转发的图像数据执行图像处理，并且通过图像处理获得的图像数据被存储在存储器16中。与此同时，响应于从存储器16读出的图像数据而驱动液晶显示板2的源极线。驱动电路13的上述操作与内部时钟信号INT_CLK同步执行。
[0061]当有效显示周期已经期满时，控制电路12停止向驱动电路13馈送内部时钟信号INT_CLK0
[0062]甚至当主机4在随后的水平前沿周期中向显示驱动器3发射消隐分组或空分组时，控制电路12并没有开始向驱动电路13馈送内部时钟信号INT_CLK。在图3中，例证了在第k个水平同步周期的水平前沿周期中向显示驱动器3发射3个消隐或空分组(由数字52指代)的情况下的显示驱动器3的操作。
[0063]当主机4在水平后沿周期或水平前沿周期中向显示驱动器3发射命令分组54时，控制电路12在检测到命令分组54时在一给定持续时间向驱动电路13馈送内部时钟信号INT_CLK，并且然后停止馈送内部时钟信号INT_CLK。在图3中，例证了在第(k+1)个水平同步周期的水平后沿周期中发射命令分组54的情况下的显示驱动器3的操作。这允许驱动电路13与内部时钟信号INT_CLK同步地执行由包含在命令分组54中的命令规定的操作。
[0064]尽管上面明确描述了各种实施例，但本发明不应当被理解为局限于上述实施例；本领域技术人员将明白，本发明可用各种修改来实现。例如，尽管上述实施例叙述了本发明在包含液晶显示板的液晶显示装置中的实现，但本发明可应用于包含不同类型的显示板(例如，OLED (有机发光二极管)显示板)的显示装置。
[0065]尽管上述实施例叙述了在显示驱动器3与主机4之间的通信中使用MIP1-DSI接口的实现，但本发明可应用于使用类似于MIP1-DSI的通信协议进行显示驱动器与主机之间通信的显示装置系统。例如，本发明一般可应用于使用如下定义的通信协议的显示装置系统，
[0066](I)当时钟路径和数据路径被设置成第一模式时，显示驱动器对通过数据路径发射的数据信号执行时钟恢复，并通过与通过时钟恢复获得的时钟信号同步地对数据信号采样来接收通过数据信号发射的接收数据，以及
[0067](2)当时钟路径和数据路径被设置成第二模式时，显示驱动器通过与通过时钟路径发射的外部时钟信号同步地对数据信号采样来接收通过数据信号发射的接收数据。
【主权项】
1.一种显示装置，包括: 显示板；以及 显示驱动器，其驱动所述显示板， 其中所述显示驱动器用时钟路径和至少一个数据路径连接到主机， 其中所述显示驱动器包含: 接口电路，其配置成经由所述时钟路径从所述主机接收外部时钟信号，经由所述数据路径从所述主机接收数据信号，并输出通过所述数据信号发射的接收数据； 控制电路，其配置成输出与所述外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在所述接收数据中的图像数据而与从所述控制电路馈送的所述内部时钟信号同步地驱动所述显示板， 其中当所述时钟路径和所述数据路径被设置成第一模式时，所述接口电路对通过所述数据路径发射的所述数据信号执行时钟恢复，并通过与通过所述时钟恢复获得的恢复的时钟信号同步地对所述数据信号采样来生成所述接收数据， 其中当所述时钟路径和所述数据路径被设置成第二模式时，所述接口电路通过与通过所述时钟路径发射的所述外部时钟信号同步地对所述数据信号采样来生成所述接收数据，并且 其中当所述时钟路径和所述数据路径被设置成所述第二模式时，所述控制电路配置成响应于包含在所述接收数据中的接收分组的类型而馈送所述内部时钟信号。2.如权利要求1所述的显示装置，其中所述控制电路包含像素计数器，并且 其中所述控制电路配置成:当在所述接收数据中检测到第一分组时，开始输出所述内部时钟信号，开始由所述像素计数器进行计数，并响应于所述像素计数器的计数值达到预定值而停止输出所述内部时钟信号，所述第一分组指示开始从所述主机向所述显示驱动器发射所述图像数据。3.如权利要求1所述的显示装置，其中所述控制电路配置成:当在从所述接口电路接收的所述接收数据中检测到特定类型的接收分组时，在一给定持续时间向所述驱动电路馈送所述内部时钟信号。4.如权利要求1所述的显示装置，其中所述控制电路配置成:当在从所述接口电路接收的所述接收数据中检测到第二分组时，在一给定持续时间向所述驱动电路馈送所述内部时钟信号，所述第二分组指示水平同步周期的开始。5.如权利要求1所述的显示装置，其中所述控制电路配置成:当在从所述接口电路接收的所述接收数据中检测到第三分组时，在一给定持续时间向所述驱动电路馈送所述内部时钟信号，所述第三分组包含命令。6.如权利要求1至5中任一项所述的显示装置，其中移动工业处理器接口一显示器串行接口(MIP1-DSI)用于在所述显示驱动器与所述主机之间通信， 其中所述第一模式是所述低功率(LP)模式，并且 其中所述第二模式是所述高速(HP)模式。7.—种显示驱动器，用时钟路径和至少一个数据路径连接到主机以驱动显示板，所述驱动器包括: 接口电路，其配置成经由所述时钟路径从所述主机接收外部时钟信号，经由所述数据路径从所述主机接收数据信号，并输出通过所述数据信号发射的接收数据； 控制电路，其配置成输出与所述外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在所述接收数据中的图像数据而与从所述控制电路馈送的所述内部时钟信号同步地驱动所述显示板， 其中当所述时钟路径和所述数据路径被设置成第一模式时，所述接口电路对通过所述数据路径发射的所述数据信号执行时钟恢复，并通过与通过所述时钟恢复获得的恢复的时钟信号同步地对所述数据信号采样来生成所述接收数据， 其中当所述时钟路径和所述数据路径被设置成第二模式时，所述接口电路通过与通过所述时钟路径发射的所述外部时钟信号同步地对所述数据信号采样来生成所述接收数据，并且 其中当所述时钟路径和所述数据路径被设置成所述第二模式时，所述控制电路配置成响应于包含在所述接收数据中的接收分组的类型而馈送所述内部时钟信号。8.如权利要求7所述的显示驱动器，其中所述控制电路包含像素计数器，并且 其中所述控制电路配置成:当在所述接收数据中检测到第一分组时，开始输出所述内部时钟信号，开始由所述像素计数器进行计数，并响应于所述像素计数器的计数值达到预定值而停止输出所述内部时钟信号，所述第一分组指示开始从所述主机向所述显示驱动器发射所述图像数据。9.如权利要求7所述的显示驱动器，其中所述控制电路配置成:当在从所述接口电路接收的所述接收数据中检测到特定类型的接收分组时，在一给定持续时间向所述驱动电路馈送所述内部时钟信号。10.如权利要求7所述的显示驱动器，其中所述控制电路配置成:当在从所述接口电路接收的所述接收数据中检测到第二分组时，在一给定持续时间向所述驱动电路馈送所述内部时钟信号，所述第二分组指示水平同步周期的开始。11.如权利要求7所述的显示驱动器，其中所述控制电路配置成:当在从所述接口电路接收的所述接收数据中检测到第三分组时，在一给定持续时间向所述驱动电路馈送所述内部时钟信号，所述第三分组包含命令。12.如权利要求7至11中任一项所述的显示驱动器，其中移动工业处理器接口一显示器串行接口(MIP1-DSI)用于在所述显示驱动器与所述主机之间通信， 其中所述第一模式是所述低功率(LP)模式，并且 其中所述第二模式是所述高速(HP)模式。13.—种显示装置系统，包括: 主机；以及 显示装置，包含: 显示板；以及 显示驱动器，其驱动所述显示板， 其中所述显示驱动器和所述主机用时钟路径和至少一个数据路径彼此连接， 其中所述显示驱动器包含: 接口电路，其配置成经由所述时钟路径从所述主机接收外部时钟信号，经由所述数据路径从所述主机接收数据信号，并输出通过所述数据信号发射的接收数据； 控制电路，其配置成输出与所述外部时钟信号同步的内部时钟信号；以及驱动电路，其配置成响应于包含在所述接收数据中的图像数据而与从所述控制电路馈送的所述内部时钟信号同步地驱动所述显示板， 其中当所述时钟路径和所述数据路径被设置成第一模式时，所述接口电路对通过所述数据路径发射的所述数据信号执行时钟恢复，并通过与通过所述时钟恢复获得的恢复的时钟信号同步地对所述数据信号采样来生成所述接收数据， 其中当所述时钟路径和所述数据路径被设置成第二模式时，所述接口电路通过与通过所述时钟路径发射的所述外部时钟信号同步地对所述数据信号采样来生成所述接收数据，并且 其中当所述时钟路径和所述数据路径被设置成所述第二模式时，所述控制电路配置成响应于包含在所述接收数据中的接收分组的类型而馈送所述内部时钟信号。14.如权利要求13所述的显示装置系统，其中所述时钟路径和所述数据路径在每个水平同步周期的整体期间被设置成所述第二模式。15.如权利要求13或14所述的显示装置系统，其中移动工业处理器接口一显示器串行接口(MIP1-DSI)用于在所述显示驱动器与所述主机之间通信， 其中所述第一模式是所述低功率(LP)模式，并且 其中所述第二模式是所述高速(HP)模式。
【文档编号】G09G5/00GK106033663SQ201610192670
【公开日】2016年10月19日
【申请日】2016年3月30日
【发明人】野濑圭司
【申请人】辛纳普蒂克斯日本合同会社