专利名称：液晶显示器件的时钟发生器、数据驱动器和时钟生成方法
技术领域：
本发明涉及液晶显示器件，尤其涉及液晶显示器件的时钟脉冲发生器、 数据驱动器、和时钟脉冲生成方法。
背景技术：
通常，液晶显示("LCD")器件通过利用电场控制液晶的光透射特性来显 示图像。LCD器件中具有各自电极的薄膜晶体管基底和滤色器基底相对于位 于两个基底之间的液晶面对面构成。液晶分子由将电压施加在基底两端时生 成的电场激发。
LCD器件包括具有在栅极线和数据线的交点上形成的多个液晶单元的 LCD面板、将栅极信号输出到栅极线的栅极驱动器、将数据信号输出到数据 线的数据驱动器、控制栅极驱动器和数据驱动器的定时控制器、和提供LCD 面才反的驱动电压的电源。
但是，在传统LCD器件中，提供给数据驱动器的电源电压中的脉动使内 部时钟延迟，导致显示在LCD面板上的屏幕图像异常。
发明内容
根据本发明的一个方面，通过将偏置电压施加在屏蔽接口接收器的偏置 线的屏蔽线上除去寄生电容的影响，从时钟脉冲发生器和数据驱动器中消除 脉动电压问题。
在本发明的一个示范性实施例中，液晶显示器件的时钟脉冲发生器包括 接收电源电压和生成偏置电压的偏置电源、响应偏置电压将差分时钟信号转 换成内部时钟信号的内部时钟脉冲发生器、将偏置电源和内部时钟脉沖发生 器电连接以便将偏置电压提供给内部时钟脉冲发生器的偏置线、和屏蔽偏置 线和接收电平与偏置电压电平相同的电压的屏蔽线。
在本发明的另 一 个示范性实施例中，液晶显示器件的数据驱动器包括接
收数据开始信号和内部时钟信号和生成取样信号的移位寄存器、响应取样信 号存储数据信号的输入寄存器、响应负载控制信号存储存储在输入寄存器中
的数据信号的存储寄存器、利用伽码(gamma)电压将存储在存储寄存器中的 数据信号转换成模拟电压的数字模拟转换器、通过相应数据线输出模拟电压 的输出緩沖器、和将差分时钟信号转换成内部时钟信号的接口接收器，其中， 接口接收器包括接收电源电压和生成偏置电压的偏置电源、响应偏置电压将 差分时钟信号转换成内部时钟信号的内部时钟脉沖发生器、将偏置电源和内 部时钟脉冲发生器电连接以便将偏置电压提供给内部时钟脉冲发生器的偏置 线、和屏蔽偏置线和接收电平与偏置电压电平相同的电压的屏蔽线。
在本发明的进一步示范性实施例中，生成时钟脉冲的方法包括通过将电 源电压提供给偏置电源生成偏置电压，将电平与偏置电压电平相同的电压提 供给屏蔽偏置线的屏蔽线和通过偏置线将偏置电压提供给内部时钟脉冲发生 器，和由内部时钟脉冲发生器响应偏置电压将差分时钟信号转换成内部时钟 信号生成内部时钟信号。
通过结合附图对本发明的优选实施例进行如下详细描述，本发明的上面 和其它特征和优点将更加显而易见，在附图中
图1是例示根据本发明一个示范性实施例的LCD器件的方块图； 图2是例示如图1所示的数据驱动器的方块图3是例示根据本发明一个示范性实施例的如图2所示的RSDS接收器的 时钟脉冲发生器的电路图；和
图4是例示根据本发明另一个示范性实施例的如图3所示的内部时钟脉 冲发生器的电路图。
具体实施例方式
图1是例示根据本发明一个示范性实施例的LCD器件的方块图。 如图l所示，LCD器件包括LCD面板110、数据驱动器120、栅极驱动器
130、定时控制器140、和电源150。
LCD面板110包括具有滤色器的上基底、具有薄膜晶体管("TFT")阵列
和面对上基底的下基底、和填充在上下基底之间的液晶。下基底包括在数条
栅极线GL和数条数据线DL的交点上形成的多个液晶单元Clc,包括响应栅 极驱动信号将数据信号提供给液晶单元Clc的TFT。每个TFT包括与栅极线 GL连接的栅极、与数据线DL连接的源极、和与每个液晶单元Clc的像素电 极电连接的漏极。
数据驱动器120将与数据信号相对应的模拟电压施加到通过栅极驱动驱 动的TFT。数据驱动器120从定时控制器140接收控制信号和数据信号，和 从电源150接收驱动电压。驱动电压包括电源电压和地电压两者。数据驱动 器120包括与定时控制器140的缩小摆动差分信令("RSDS")发送器142相 对应的RSDS接收器122。
RSDS是可以用于使数据驱动器120可以从定时控制器140接收控制信号 和数据信号的交接方法。在本实施例中，通过举例说明定时控制器140和数 据驱动器120之间使用RSDS的交接方法。但是，本发明不局限此，也可以利 用低压差分信令("LVDS")、 miniLVDS、或点到点差分信令("PPDS")实现。
栅极驱动器130依次将栅极驱动信号施加在栅极线GL上以同时导通与栅 极线连接的TFT。栅极驱动器130从定时控制器140接收控制信号和从电源 150接收驱动电压。
定时控制器140将外部数据信号转换成能够在数据驱动器120中得到处 理的数据信号。并且，定时控制器140将控制信号提供给数据驱动器120和 栅极驱动器130。定时控制器140包括与数据驱动器120的RSDS接收器122 相对应的RSDS发送器142。施加到数据驱动器120的数据信号是红色(R )、 绿色(G)、和蓝色(B)数据信号，和控制信号包括差分时钟信号、水平同步 信号、和负载控制信号。
电源150将驱动电压提供给数据驱动器120和栅极驱动器130。提供给 数据驱动器120的驱动电压包括电源电压、地电压、和伽码电压。
图2是例示如图1所示的数据驱动器120的方块图。数据驱动器120包 括移位寄存器123、输入寄存器124、存储寄存器125、数字模块转换器126、 输出緩冲器127、和RSDS接收器122。
移位寄存器123接收水平开始信号STH和内部时钟信号ICLK,和生成要 提供给输入寄存器124的取样信号。输入寄存器124响应来自移位寄存器123 的取样信号，依次存储R、 G、和B数据信号。存储寄存器125响应来自定时 控制器140的负载控制信号LOAD,存储存储在输入寄存器124中的与一条数据线相对应的数据信号。存储在存储寄存器125中的数据信号由数字模拟转
换器126按照来自定时控制器140的伽码电压VGA應A转换成模拟电压信号， 然后输入输出緩冲器127中。输出緩冲器127通过相应数据线输出模拟电压 信号。
RSDS接收器122从定时控制器140接收R、 G、和B数据信号和包括差分 时钟信号CLKP和CLKN和水平同步信号HSYNC的控制信号，并且将R、 G、和 B数据信号和控制信号转换成能够在移位寄存器123和输入寄存器124中得 到处理的信号。RSDS接收器122还从电源150接收电源电压VDD和地电压VSS。
RSDS接收器122包括将R、 G、和B数据信号转换成能够在输入寄存器 124中得到处理的信号的数据信号转换电路、将水平同步信号HSYNC转换成 能够在移位寄存器123中得到处理的水平开始信号STH的控制信号转换电路、 和将差分时钟信号CLKP和CLKN转换成内部时钟信号ICLK的时钟脉冲发生 器。
图3是例示如图2所示的RSDS接收器122的时钟脉冲发生器的电路图。
图2的RSDS接收器122的时钟脉冲发生器包括偏置电源210、内部时钟 脉冲发生器220、偏置线230、和一对屏蔽线240。
偏置电源210接收电源电压VDD和将偏置电压VBIAS提供给内部时钟脉 冲发生器220。偏置电源210包括生成偏置电压VBIAS的恒压发生器212、和 响应使能信号ENABLE将电源电压VDD施加到恒压发生器212的上拉部分214。
恒压发生器212是利用二极管型的第一丽0S晶体管T1实现的。丽OS晶 体管Tl具有与偏置线230电连接以输出偏置电压VBIAS的栅极、与地电压 VSS连接的源极、和共同与偏置线230和栅极电连接的漏极。上拉部分214 是利用第一PMOS晶体管T2实现的，PMOS晶体管T2具有与第一画OS晶体管 Tl的漏极连接的漏极、与^_能信号ENABLE连接的栅极、和与电源电压VDD 连接的源极。
内部时钟脉冲发生器220响应通过偏置线230施加的偏置电压VBIAS, 将从定时控制器140输入的差分时钟信号CLKP和CLKN转换成内部时钟信号 ICLK。更具体地说，内部时钟脉冲发生器220包括响应来自电源电压VDD的 恒定电流，将差分时钟信号CLKP和CLKN转换成内部时钟信号ICKL的差分放 大器224、和将差分放大器224与地电压VSS连接的下拉部分222。
下拉部分222是利用第二丽OS晶体管T3实现的，丽OS晶体管T3具有
与地电压VDD连接的源极、通过偏置线230与偏置电压VBIAS连接的栅极、 和与差分放大器224连接的漏极。
差分放大器224包括分别与差分时钟信号CLKP和CLKN连接的第三和第 四画0S晶体管T4和T5、和与漏极和栅极交互耦合的第五和第六丽0S晶体 管T6和T7。第三和第四丽0S晶体管T4和T5包括共同与电源电压VDD连接 的各自的漏极、分别与差分时钟信号CLKP和CLKN连接的栅极、和分别与第 五和第六丽0S晶体管T6和T7的漏极连接的源才及。最好是，第三和第四丽0S 晶体管T4和T5的沟道宽度和长度相同。第五和第六画0S晶体管T6和T7具 有分别与第三和第四丽0S晶体管T4和T5的源极连接的漏极、与它们的漏极 交互耦合的栅极、和与下拉部分222的第二丽0S晶体管T3的漏极连接的源 极。第三丽0S晶体管T4的源极和第五NM0S晶体管T6的漏极共同与之连接 的节点"A"用作差分放大器224的输出节点。
偏置线230将偏置电源210和内部时钟脉冲发生器220相互电连接，将 偏置电源210生成的偏置电压VBIAS提供给内部时钟脉冲发生器220。更详 细地说，偏置线230将偏置电源210的输出节点，即，恒压发生器212的第 一丽OS晶体管Tl的栅极与内部时钟脉沖发生器220的输入节点，即，下拉 部分222的第二画OS晶体管T3的栅极连接。
屏蔽线240相隔预定距离，以稳定施加在偏置线230上的偏置电压VBIAS。 两条屏蔽线240可以安排在形成偏置线230的印刷电路板的相同平面上位于 它们之间的偏置线230的两侧来屏蔽偏置线230。当利用多层实现形成偏置 线230的印刷电路板时，两条屏蔽线240可以安排在偏置线230的上下侧来 屏蔽偏置线230。屏蔽线240被安排成与偏置线230平行，屏蔽线的数量可 以是一条或多条。屏蔽线240最好通过施加在偏置线230上的偏置电压VBIAS 来感应。在本实施例中，偏置电压VBIAS是电源电压VDD，从而使电源电压 VDD施加到屏蔽线240。
下文描述RSDS接收器的如上构成的时钟脉沖发生器的操作。
首先，说明偏置电源210的操作。当将低电平的使能信号ENABLE施加到 偏置电源210时，上拉部分214的第一 PMOS晶体管T2 ;陂导通，将电源电压 VDD提供给恒压发生器212。由于恒压发生器212具有第一 画OS晶体管Tl的 漏极和栅极共同与电源电压VDD连接的二极管结构，偏置电源210提供的偏 置电压VBIAS变成电源电压VDD的电平。
当将高电平的使能信号ENABLE施加到偏置电源210时，上拉部分214的 第一 PM0S晶体管T2被截止。然后，释放与电源电压VDD的连接，并且电流 流过与地电压VSS连接的恒压发生器212的源极，从而降低恒压发生器212 的漏极和栅极的电压电平。
使能信号ENABLE可以是低电平电压，例如，地电压VSS。当使能信号 ENABLE是低电平电压时，偏置电源212将电源电压VDD施加到内部时钟脉冲 发生器220作为偏置电压VBIAS。
接着，说明内部时钟脉冲发生器220的操作。当从偏置电源210施加偏 置电压VBIAS时，下拉部分222被导通，将差分放大器224与地电压VSS连 接。然后，将地电压VSS提供给第五和第六晶体管T6和T7的源极。
当施加到内部时钟脉冲发生器220的差分时钟信号CLKP是高电平时，第 三丽0S晶体管T4被导通，使节点A的电位升高。栅极与节点A连接的第六 丽0S晶体管T7被导通，将节点B与地电压连接。此时，差分时钟信号CLKN 具有低电平，第四丽OS晶体管T5被截止，以防止节点B的电位升高。于是， 节点B的电位保持地电压电平VSS，和栅极与节点B连接的第五画OS晶体管 T6被截止，以保持节点A的电位。也就是说，当差分时钟信号CLKP是高电 平时，内部时钟脉沖发生器220通过与节点A连接的输出节点输出高电平的 内部时钟信号ICLK。
当施加到内部时钟脉冲发生器220的差分时钟信号CLKN是高电平时，第 四画OS晶体管T5被导通，使节点B的电位升高。栅极与节点B连接的第五 薩0S晶体管T6被导通，使节点A接地。此时，低电平的差分时钟信号CLKP 施加到时钟脉冲发生器220,第三腿OS晶体管T4被截止，以防止节点A的 电位升高。于是，节点A的电位保持地电压电平VSS，并且栅极与节点A连 接的第六丽OS晶体管T7被截止，以保持节点B的电位。也就是说，当差分 时钟信号CLKP是低电平时，内部时钟脉冲发生器220通过与节点A连接的输 出节点输出低电平的内部时钟信号ICLK。在如上所述的方式中，内部时钟脉 冲发生器220根据差分时钟信号CLKP和CLKN生成内部时钟信号ICLK。
这里具体描述了当电源电压VDD出现脉动时偏置线230与屏蔽线240之 间的关系。在本实施例中，将相同电平的电压，即，偏置电压VBIAS施加到 屏蔽线240和偏置线230。于是，即使脉动电压叠加在电源电压VDD上，偏 置电源210也可以稳定地将偏置电压VBIAS提供给内部时钟脉冲发生器220。更具体地说，当电压脉动通过偏置线230叠加在电源电压VDD上时，该 脉动传送给偏置电压VBIAS和出现在施加到内部时钟脉冲发生器220上的电 源电压VDD中，从而对内部时钟脉冲发生器220没有影响。此外，由于在偏 置线230和屏蔽线240中感应的电压具有基本相同的电平，在偏置线230和 屏蔽线2 4 0之间形成的寄生电容对脉动电压没有影响。
但是，当施加到屏蔽线240的电压的电平不同于感应到偏置线230的偏 置电压VBIAS的电平时，如果电压脉动下降，则偏置电压VBIAS因偏置线230 和屏蔽线240之间的寄生电容而波动。因此，内部时钟脉冲发生器220的下 拉部分222无法将调节电流提供给差分放大器224,和内部时钟脉冲发生器 220延迟内部时钟脉冲ICLK的生成。
图4是例示根据本发明的如图3所示的内部时钟脉冲发生器'220的另一 个示范性实施例的电路图。如图4所示，RSDS接收器的内部时钟脉沖发生器 220包括电流镜像型差分放大器228和接地的下拉部分226。
差分放大器228包括第一和第二电流镜像型PMOS晶体管T61和T71、和 输入差分时钟信号CLKP和CLKN的第一和第二丽OS晶体管T"和T51。 PMOS 晶体管T61和T71的栅极共同与它们的任何一个漏极连接。第一和第二PMOS 晶体管T61和T71具有与电源电压VDD连接的各自源极、共同与第一PMOS晶 体管T61的漏极连接的各自栅极、和分别与丽OS晶体管T"和的漏极连 接的各自漏极。第一和第二丽OS晶体管T41和T51具有分别与PMOS晶体管 T61和T71的漏极连接的各自漏极、分别与差分时钟信号CLKP和CLKN连接 的各自栅极、和与下拉部分226连接的各自源极。最好是，第一和第二丽OS 晶体管T41和T51的沟道长度和宽度彼此相同。
下拉部分226包括第三丽OS晶体管T31,第三丽OS晶体管T31具有共 同与第一和第二丽OS晶体管T41和T51的源极连接的漏极、与偏置电压VBIAS 连接的栅极、和与地电压VSS连接的源极。与第二 PMOS晶体管T71的漏极和 第二薩OS晶体管T51的漏极连接的节点D变成差分放大器228的输出节点。
下文描述如上构成的RSDS接收器的内部时钟脉冲发生器220的操作。当 从偏置电源210提供高电平的偏置电压VBIAS时，下拉部分226的第三觀OS 晶体管T31被导通，将差分放大器228与地电压VSS连接。当将高电平的差 分时钟信号CLKP施加到内部时钟脉沖发生器228时，第一 画OS晶体管T41 被导通，使节点C通过第三丽OS晶体管T31接地。节点C具有地电压电平VSS的电位，和栅极与节点C连接的第二 PM0S晶体管T71被导通，使节点D 的电位升高。此时，施加低电平的差分时钟信号CLKN,第二丽0S晶体管T51 被截止，以防止节点D的电位升高。也就是说，当差分时钟信号CLKP是高电 平时，内部时钟脉冲发生器220通过与节点D连接的输出节点输出高电平的 内部时钟信号ICLK。
当将高电平的差分时钟信号CLKN施加到内部时钟脉冲发生器220时，第 二丽OS晶体管T51被导通，并且节点D通过第三丽OS晶体管T31接地。节 点D的电位具有地电压电平VSS。此时，施加具有低电平的差分时钟信号CLKP, 第一丽0S晶体管T41被截止，从而保持节点C的电位。也就是说，当差分时 钟信号CLKP是低电.平时，内部时钟脉冲发生器220通过与节点D连接的输出 节点输出低电平的内部时钟信号ICLK。
以这种方式，内部时钟脉冲发生器220按照差分时钟信号CLKP和CLKN 生成内部时钟信号ICLK。
如上所述，根据本发明的时钟脉冲发生器和利用该时钟脉冲发生器的数 据驱动器配有感应出电平与偏置线上的偏置电压的电平相同的电压的屏蔽 线，从而消除了偏置线和屏蔽线之间的寄生电容的影响。
于是，即使当电压脉动叠加在电源电压上，也可以稳定地将偏置电压提 供给内部时钟脉沖发生器，从而可以防止数据驱动器因电压脉动而出故障。
虽然通过参照本发明的某些优选实施例已经对本发明进行了图示和描 述，但本领域的普通技术人员应该明白，可以在形式和细节上对其作各种各 样的改变，而不偏离所附权利要求书限定的本发明的精神和范围。
本申请要求2006年11月7日提出的韩国专利申请第2006-109578号的 优先权，特此全文引用以供参考。
权利要求
1.一种克服了电源中的脉动电压的影响的液晶显示器件的时钟脉冲发生器，包含从电源中生成偏置电压的偏置电源；响应偏置电压将差分时钟信号转换成内部时钟信号的内部时钟脉冲发生器；将偏置电源和内部时钟脉冲发生器电连接以便将偏置电压提供给内部时钟脉冲发生器的偏置线；和屏蔽偏置线和接收电平与偏置电压电平基本相同的电压的屏蔽线。
2. 根据权利要求1所述的时钟脉冲发生器，其中该屏蔽线与相隔预定距 离的偏置线平行。
3. 根据权利要求2所述的时钟脉冲发生器，其中该偏置电源包含 接收电源电压和生成偏置电压的恒压发生器；和 响应使能信号将电源电压施加到恒压发生器的上拉部分。
4. 根据权利要求3所述的时钟脉冲发生器，其中该上拉部分接收地电压 作为使能信号。
5. 根据权利要求2所述的时钟脉冲发生器，其中该内部时钟脉冲发生器 包含将差分时钟信号转换成内部时钟信号的差分放大器；和 响应偏置电压将地电压与差分放大器连接以使能差分放大器的下拉部分。
6. 根据权利要求5所述的时钟脉冲发生器，其中该差分放大器包含彼此 交互耦合的沟道宽度和长度相同的一对M0S晶体管。
7. 根据权利要求5所述的时钟脉冲发生器，其中，差分放大器包含具有 二极管连接的第一MOS晶体管和以电流镜像型式与第一MOS晶体管耦合的第 二M0S晶体管。
8. 根据权利要求1所述的时钟脉沖发生器，其中该偏置线的数量是两条 或更多条。
9. 一种液晶显示器的数据驱动器，包含接收数据开始信号和内部时钟信号并生成取样信号的移位寄存器；响应取样信号生成数据信号的输入寄存器；响应负载信号存储存储在输入寄存器中的数据信号的存储寄存器； 利用伽码电压将存储在存储寄存器中的数据信号转换成模拟电压的数字 模转换器；通过相应的数据线输出模拟电压的输出緩冲器；和将差分时钟信号转换成内部时钟信号的接口接收器，其中，该接口接收器包含接收电源电压和生成偏置电压的偏置电源、响 应偏置电压将差分时钟信号转换成内部时钟信号的内部时钟脉冲发生器、将 偏置电源和内部时钟脉冲发生器电连接以便将偏置电压提供给内部时钟脉冲 发生器的偏置线、和屏蔽偏置线和接收电平与偏置电压电平基本相同的电压 的屏蔽线。
10. 根据权利要求9所述的数据驱动器，其中该屏蔽线被安排成与相隔 预定距离的偏置线平行。
11. 根据权利要求10所述的数据驱动器，其中该偏置电源包含 接收电源电压和生成偏置电压的恒压发生器；和 响应使能信号将电源电压施加到恒压发生器的上拉部分。
12. 根据权利要求11所述的数据驱动器，其中该上拉部分接收地电压作 为使能信号。
13. 根据权利要求IO所述的数据驱动器，其中该内部时钟脉冲发生器包含根据恒定电流将差分时钟信号转换成内部时钟信号的差分放大器；和 响应偏置电压将地电压与差分放大器连接以使能差分放大器的下拉部分。
14. 根据权利要求10所述的数据驱动器，其中该差分放大器包含彼此交 互耦合的沟道宽度和长度相同的一对MOS晶体管。
15. 根据权利要求13所述的数据驱动器，其中，差分放大器包含具有二 极管连接的第一MOS晶体管和以电流镜像型式与第一MOS晶体管耦合的第二 M0S晶体管。
16. —种生成时钟脉冲的方法，包含通过将电源电压提供给偏置电源生成偏置电压；将电平与偏置电压电平相同的电压提供给屏蔽偏置线的屏蔽线和通过偏置线将偏置电压提供给内部时钟脉冲发生器；和由内部时钟脉沖发生器响应偏置电压将差分时钟信号转换成内部时钟信 号生成内部时钟信号。
17. 根据权利要求16所述的方法，其中该生成偏置电压进一步包含 通过将使能信号提供给上拉部分将电源电压提供给恒压发生器；和 生成提供给恒压发生器的电源电压作为偏置电压。
18. 根据权利要求17所述的方法，其中该使能信号是将电源电压提供给 恒压发生器的低电平电压。
19. 根据权利要求17所述的方法，其中该使能信号是切断提供给恒压发 生器的电源电压以便使偏置电压降低到地电压的高电平电压。
20. 根据权利要求16所述的方法，其中该生成内部时钟信号通过响应偏 置电压将地电压与内部时钟脉冲发生器连接来使能内部时钟脉沖发生器。
全文摘要
本发明提供了液晶显示器件的时钟脉冲发生器和数据驱动器，其中，时钟脉冲发生器包括接收电源电压和生成偏置电压的偏置电源、响应偏置电压将差分时钟信号转换成内部时钟信号的内部时钟脉冲发生器、将偏置电源和内部时钟脉冲发生器电连接以便将偏置电压提供给内部时钟脉冲发生器的偏置线、和屏蔽偏置线和接收电平与偏置电压电平相同的电压的屏蔽线。
文档编号G09G3/36GK101178882SQ200710165868
公开日2008年5月14日 申请日期2007年11月7日 优先权日2006年11月7日
发明者河在玟 申请人:三星电子株式会社