集成电路以及低功率操作方法
【技术领域】
[0001]本发明总的来说涉及集成电路，更具体地，涉及芯片上系统以及用于通过控制其特定时钟信号的选通降低功耗的方法。
【背景技术】
[0002]典型的芯片上系统(SOC)包括一个或多个处理单元(核)、存储器、时钟发生器和多个外围装置，以及其它功能模块，其全部消耗功率。随着数据速度增加以及随着更多的功能模块被集成到芯片上，将功耗保持在可接受的水平变得更加有挑战性。SOC的在任何一个时间处于非激活的元件的时钟选通是一种已知的管理功耗的方式，但是仍需要在这方面进行改善。
[0003]因此，提供用于降低SOC以及类似的装置中的功耗的手段将是有利的。
[0004]概述
[0005]根据一个实施例，提供了一种操作集成电路装置的方法，所述方法包括:在比特速率时钟信号的控制下，在所述集成电路内部的外围装置与所述集成电路外部的远程装置之间交换数据；在第一操作模式中禁用总线时钟信号；以及在第二操作模式中，使能所述总线时钟信号，以及在所述总线时钟信号的控制下，在所述外围装置与系统存储器之间交换数据。
[0006]根据另一实施例，提供了用于集成电路装置的控制电路，所述控制电路包括:外围装置，被布置为在第一操作模式中在接收的比特速率时钟信号的控制下与外部装置交换数据，以及在第二操作模式中在接收的总线时钟信号的控制下与系统存储器交换数据；以及时钟选通模块，用于在所述第一操作模式中禁用所述总线时钟信号，以及在所述第二操作模式中响应于所述外围装置产生的控制信号使能所述总线时钟信号。
[0007]根据再一实施例，提供了一种能够以低功率模式操作的集成电路装置，所述集成电路装置包括:系统时钟发生器，用于产生至少一个系统时钟信号；时钟选通模块，用于使能和禁用所述至少一个系统时钟信号，其中在所述低功率模式中，所述至少一个系统时钟信号被禁用；以及外围装置，其中在所述低功率模式中，所述外围装置产生控制信号，所述控制信号被提供到所述时钟选通模块，以用于使能所述外围装置执行任务所需的系统时钟信号，以及用于在完成所述任务之后禁用所述系统时钟信号。
【附图说明】
[0008]通过参考下面的优选实施例的说明以及附图可以更好地理解本发明及其目的和优点，在附图中:
[0009]图1是根据本发明一个实施例的芯片上系统(SOC)的简化的示意性框图；
[0010]图2是图1的SOC的模块的子集的示意性框图，该子集包括低功率控制电路；以及
[0011]图3是根据本发明一个实施例的SOC操作方法的流程图。
【具体实施方式】
[0012]下面结合附图提出的具体说明意图作为对本发明当前优选的实施例的说明，并不意图表示可以实践本发明的仅有的形式。应当理解，可以通过不同实施例实现相同的或等同的功能，意图将这些实施例也涵盖在本发明的精神和范围内。在附图中，使用相同的附图标记来指示相同的项素。此外，术语〃包括"、〃包含〃或其任意其它变型意图覆盖非排他性的包含，从而使得包括一系列元件或步骤的模块、电路、装置部件、结构以及方法步骤并不仅仅包括这些项素，而是可以包括未明确列出的或对这样的模块、电路、装置部件或步骤固有的其它元件或步骤。在没有更多约束的情况下，由“包括一”引领的元件或步骤并不排除另外的相同的元件或步骤(包括所述元件或步骤)的存在。
[0013]在一个实施例中，本发明提供了一种操作集成电路的方法。在第一操作模式中，在比特速率时钟信号的控制下，在所述集成电路内部的外围装置与所述集成电路外部的远程装置之间交换数据，同时禁用总线时钟信号。在第二操作模式中，使能所述总线时钟信号，并且在所述总线时钟信号的控制下在所述外围装置与所述集成电路内部的系统存储器之间交换数据。
[0014]在另一实施例中，本发明提供了用于集成电路的控制电路。所述控制电路包括外围装置，所述外围装置被布置为在第一操作模式中在接收的比特速率时钟信号的控制下，与外部装置交换数据，以及在第二操作模式中在接收的总线时钟信号控制下与系统存储器交换数据。所述控制电路还包括时钟选通模块，用于在所述第一操作模式中禁用系统时钟信号和所述总线时钟信号，以及在所述第二操作模式中响应于所述外围装置产生的控制信号使能所述总线时钟信号。
[0015]在另一实施例中，本发明提供了一种集成电路，包括:系统时钟发生器，用于产生至少一个系统时钟信号；时钟选通模块，用于使能和禁用系统时钟信号；以及外围装置。所述集成电路能够以低功率模式操作，在低功率模式中所述系统时钟信号被禁用。所述外围装置被布置为在所述集成电路以所述低功率模式操作的同时，产生控制信号，所述控制信号用于施加到所述时钟选通模块，以用于使能外围装置执行任务所需的系统时钟信号，以及用于在完成所述任务之后禁用所述系统时钟信号。
[0016]如此，外围装置本身能够决定使能或禁用哪个(哪些)时钟，而无需任何CPU涉及其中。所述外围装置还可以通过产生在所述时钟选通模块处断言的请求信号发起从第一操作模式到第二操作模式的转变。外围装置的去断言所述请求信号发起从第二操作模式到第一操作模式的转变。时钟选通模块根据所述请求信号是否在被断言或被去断言使能或禁用所述总线时钟信号。在一个实施例中，所述系统时钟信号在第一和第二操作模式两者期间保持被门控(gated)，并且仅在所述集成电路的处理单元需要被唤醒时被使能。
[0017]现在参考图1，示出了 SOC 100。如示例性装置100这样的SOC常常集成许多低速外围装置，外围装置又与芯片外装置通信。在低速外围装置操作时的周期期间，这些外围装置与SOC系统存储器进行批量数据交换。使用直接存储器访问(DMA)来帮助将数据从外围装置的FIFO (先入先出)寄存器移动到系统存储器，或者相反地，从系统存储器移动到FIFO寄存器，并且在每一个情况下经由系统总线。系统总线速度通常相对高(例如，10Mhz)，常常是外围装置的速度的数百倍。因此，在外围装置与外部(‘芯片外’)装置交换数据时，系统总线和功能块(不同于外围装置)常常空闲。常规方法在外围装置和外部装置交换数据时维持全部的SOC时钟。这些时钟典型地包括:总线时钟、CPU时钟、平台(platform)时钟、源时钟、和比特速率(bitrate)时钟。本发明的发明人已经认识到，只要外围装置的FIFO寄存器不为空或满，那么仅需要使能外围装置的比特速率时钟。
[0018]有利地，通过采用本发明的一个实施例的方法，在总线时钟信号的控制下在系统存储器和外围装置之间交换数据的同时，可以在比特速率时钟信号的控制下继续在外围装置和外部装置之间交换数据。
[0019]再次参考图1，S0C 100包括中央处理单元(CPU) 101、系统存储器102和其它功能(IP)模块103。系统总线104操作地耦接到CPU101、系统存储器102和IP模块103。第二级总线105 (用于外围装置寄存器存取)和低功率控制模块106也操作地耦接到系统总线104。如本领域中已知的，CPU 101可以包括处理电路，并且可以是内核处理器，或者包括一个以上内核处理器。
[0020]SOC 100还包括多个外围装置(外围装置1、2、3、4、…、N)，图1中示出了其中的五个，107-111。外围装置107-111操作地耦接到第二级总线105，并因此能够经由第二级总线105和系统总线104与CPU101、系统存储器102和IP模块103中任意一个通信。每一个外围装置107-111还操作地耦接到低功率控制模块106。每一个外