一种pmos触发ldmos-scr结构的高维持电压esd保护器件的制作方法
【技术领域】
[0001]本发明属于集成电路的静电放电保护领域，涉及一种高压ESD保护器件，具体涉及一种PM0S触发LDMOS-SCR结构的高维持电压ESD保护器件，用于提高片上1C高压ESD保护的可靠性。
【背景技术】
[0002]在人们的日常生活中，静电现象(ESD)无处不在。且随着集成电路的快速发展，静电放电在集成电路的生产、封装、测试、存放、运输等过程中对电子产品系统可靠性的威胁日益严重，因静电放电引起的集成电路产品失效已成为电子产品系统可靠性下降的最重要因素之一。另一方面，随着功率集成电路技术的快速发展，高压功率集成电路的使用日益广泛。然而，因多数高压功率集成电路产品的工作环境较为恶劣，通常工作在强电压、大电流、强电磁干扰、频繁热插拔、高低温等环境下，所以，高压集成电路的片上ESD防护已成为提高集成电路系统可靠性的重要因素，研究高压功率集成电路的ESD防护及其器件结构的设计，对提高功率集成电路的成品率和系统可靠性具有十分重要的作用。
[0003]功率集成电路工艺的快速发展给LDMOS-SCR结构输出管的广泛应用带来了前所未有的机遇。同时，LDMOS-SCR由于其结构简单、耐高压、工艺成本低等特性，也常用作高压ESD保护器件。然而，实践证明，LDM0S-SCR虽然具有较强的ESD电流泄放能力，但自身也存在很多缺陷，如:触发电压较高，维持电压过低等，达不到国际电工委员会规定的电子产品要求人体模型不低于2000V的静电防护标准(IEC6000-4-2)。与传统的LDM0S-SCR器件相比，本发明提出的一种PM0S触发LDM0S-SCR结构的高维持电压ESD保护器件，在ESD应力作用下，会形成类似SCR结构的PNPN电流泄放路径，一方面具有较大的ESD电流泄放能力，能够表现出较强的ESD鲁棒性，另一方面，本发明器件的内嵌PM0S结构可以在SCR结构开启前先行泄放ESD电流，辅助SCR结构的开启，从而减低了器件的触发电压。当SCR结构开启并泄放ESD电流的同时，内嵌PM0S结构同时参与ESD电流的泄放，部分空穴电流将通过内嵌PM0S结构直接泄放，从而削弱了 SCR结构中寄生PNP的电流泄放能力，降低了 SCR结构的正反馈效应，从而有效的提高的器件的维持电压，可降低LDM0S-SCR结构的ESD防护器件产生闩锁的风险。
【发明内容】
[0004]针对现有的高压ESD防护器件中普遍存在的维持电压过低、抗闩锁能力不足的问题，本发明实例设计了一种PM0S触发LDM0S-SCR结构的高维持电压ESD保护器件，既充分利用了LDM0S-SCR器件强电流泄放能力的特点，又利用了内嵌PM0S结构电压钳制能力强的特性。当器件在高压ESD脉冲作用下，内嵌PM0S—方面可以辅助触发LDM0S-SCR结构，另一方面又能参与PNPN结构的ESD电流泄放，可实现低触发电压、高维持电压、强鲁棒性的可适用于高压1C电路中的ESD保护。
[0005]本发明通过以下技术方案实现:
[0006]一种PM0S触发LDMOS-SCR结构的高维持电压ESD保护器件，其包括具有内嵌PM0S结构的ESD电流触发路径和LDMOS-SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性，提高维持电压，其特征在于:主要由P衬底、N阱、P阱、第一P+注入区、第二P+注入区、第一N+注入区、第三P+注入区、第四P+注入区、第二N+注入区、第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区和第一多晶硅栅及其覆盖的第一薄栅氧化层、第二多晶硅栅及其覆盖的第二薄栅氧化层构成；
[0007]在所述P衬底的表面区域从左到右依次设有所述P阱和所述N阱，所述第一多晶硅栅和所述第一薄栅氧化层横跨在所述P阱和所述N阱的表面部分区域上；
[0008]所述P阱的表面部分区域从左到右依次设有所述第一场氧隔离区、所述第一P+注入区、所述第二场氧隔离区、所述第二 P+注入区、所述第三场氧隔离区、所述第一 N+注入区，所述第一场氧隔离区的左侧与所述P阱的左侧边缘相连，所述第一 P+注入区的左侧与所述第一场氧隔离区的右侧相连，所述第一 P+注入区的右侧与所述第二场氧隔离区的左侧相连，所述第二 P+注入区的左侧与所述第二场氧隔离区的右侧相连，所述第二 P+注入区的右侧与所述第三场氧隔离区的左侧相连，所述第一 N+注入区的左侧与所述第三场氧隔离区的右侧相连，所述第一 N+注入区的右侧与所述第一薄栅氧化层的左侧相连，所述第四场氧隔离区的左侧与所述第一薄栅氧化层的右侧相连，所述第一多晶硅栅部分覆盖在所述第一薄栅氧化层和部分所述第四场氧隔离区的表面；
[0009]在所述N阱的表面区域从左到右依次设有所述第四场氧隔离区、所述第三P+注入区、所述第二多晶硅栅、所述第二薄栅氧化层、所述第四P+注入区、所述第二N+注入区、所述第五场氧隔离区，所述第三P+注入区的左侧与所述第四场氧隔离区的右侧相连，所述第三所述P+注入区的右侧与所述薄栅氧化层的左侧相连，所述第四P+注入区的左侧与所述第二薄栅氧化层的右侧相连，所述第二多晶硅栅覆盖在所述第二薄栅氧化层的表面，所述第四P+注入区的右侧与所述第二 N+注入区的左侧相连，所述第二 N+注入区的右侧与所述第五场氧隔离区的左侧相连，第五场氧隔离区的右侧与所述N阱的右侧边缘相连；
[0010]所述第一P+注入区与第一金属1相连接，所述第二 P+注入区与第二金属1相连接，所述第一 N+注入区与第三金属1相连接，所述第一多晶硅栅与第四金属1相连接，所述第三P+注入区与第五金属1相连接，所述第二多晶硅栅与所述第六金属1相连，所述第四P+注入区与第七金属1相连，所述第二 N+注入区与第八金属1相连，所述第一金属1与所述第五金属1分别与第九金属1相连，所述第二金属1、所述第三金属1、所述第四金属1均与第一金属2相连，并从所述第一金属2引出一电极，用作器件的金属阴极，所述第六金属1、所述第七金属
1、所述第八金属1分别与第二金属2相连，并从所述第二金属2引出一电极，用作器件的金属阳极。
[0011 ]本发明的有益技术效果为:
[0012](1)本发明实例器件利用所述第四P+注入区、所述N阱、所述第三P+注入区、所述第二多晶硅栅、所述第二薄栅氧化层、所述第一 P+注入区、所述P阱、所述第一多晶硅栅、所述第一薄栅氧化层、所述第二 P+注入区和所述第一 N+注入区形成的PM0S触发LDM0S结构，一方面，通过PM0S串接寄生P阱电阻，提高器件的维持电压，另一方面，通过改变所述第一 P+注入区与所述第二 P+注入区之间的间距，以调节器件的维持电压，此外，还能通过改变所述第二多晶硅栅和所述第二薄栅氧化层的横向长度，以调节器件的触发电压，实现不同电源域的ESD保护。
[0013](2)本发明实例存在一条由所述第四P+注入区、所述第二 N+注入区、所述N阱、所述P阱、所述第一N+注入区构成的一条寄生PNPN结构，一方面，在ESD脉冲作用下，所述PNPN结构具有泄放ESD大电流的作用，另一方面，所述第四P+注入区会降低所述PNPN结构在ESD脉冲作用下的空穴发射率，以提高器件的维持电压。
【附图说明】
[0014]图1是本发明实施例的内部结构剖面示意图；
[0015]图2是本发明实例用于高压ESD保护的电路连接图；
[0016]图3是本发明实例器件的ESD脉冲作用下的等效电路。
【具体实施方式】
[0017]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0018]本发明实例设计了一种PM0S触发LDMOS-SCR结构的高维持电压ESD保护器件，既充分利用了LDMOS-SCR器件大电流泄放能力的特点，增强器件的ESD鲁棒性，又利用内嵌PM0S结构，可以增大器件的维持电压，降低器件的触发电压。通过调整关键的版图尺寸，以实现不同需求的功率集成电路产品中的高压ESD保护，不会产生闩锁效应。
[0019]如图1所示的本发明实例器件内部结构的剖面图，一种PM0S触发LDMOS-SCR结构的高维持电压ESD保护器件，主要由P衬底101、N阱102、P阱103、第一P+注入区104、第二P+注入区105、第一 N+注入区106、第三P+注入区107、第四P+注入区108、第二 N+注入区109、第一场氧隔离区110、第二场氧隔离区111、第三场氧隔离区112、第四场氧隔离区113、第五场氧隔离区114和第一多晶硅栅115及其覆盖的第一薄栅氧化层117、第二多晶硅栅116及其覆盖的第二薄栅氧化层118构成；
[0020]在所述P衬底101的表面区域从左到右依次设有所述P阱103和所述N阱102，所述第一多晶硅栅115和所述第一薄栅氧化层117横跨在所述P阱103和所述N阱102的表面部分区域上；
[0021]所述P阱103的表面部分区域从左到右依次设有所述第一场氧隔离区110、所述第一 P+注入区104、所述第二场氧隔离区111、所述第二 P+注入区105、所述第三场氧隔离区112、所述第一 N+注入区106，所述第一场氧隔离区110的左侧与所述P阱103的左侧边缘相连，所述第一 P+注入区104的左侧与所述第一场氧隔离区110的右侧相连，所述第一 P+注入区104的右侧与所述第二场氧隔离区111的左侧相连，所述第二 P+注入区105的左侧与所述第二场氧隔离区111的右侧相连，所述第二 P+注入区105的右侧与所述第三场氧隔离区112的左侧相连，所述第一 N+注入区106的左侧与所述第三场氧隔离区112的右侧相连，所述第一 N+注入区106的右侧与所述第一薄栅氧化层117的左侧相连，所述第四场氧隔离区113的左侧与所述第一薄栅氧化层117的右侧相连，所述第一多晶硅栅115部分覆盖在所述第一薄栅氧化层117和部分所述第四场氧隔离区113的表面；
[0022]在所述N阱102的表面区域从左到右依次设有所述第四场氧隔离区113、所述第三P+注入区107、所述第二多晶硅栅116、所述第二薄栅氧化层118、所述第四P+注入区108、所述第二 N+注入区109、所述第五场氧隔离区114，所述