半导体结构的制作方法
【技术领域】
[0001]本说明书是关于一种半导体结构。本说明书特别是关于一种包括静电放电(electrostatic discharge, ESD)保护兀件的半导体结构。
【背景技术】
[0002]静电放电可能导致敏感电子元件的毁坏。因此，静电放电保护元件往往会提供在半导体结构中。金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor, M0SFET)、延伸漏极金属氧化物半导体场效晶体管(ExtendedDrain M0SFET, EDM0SFET)、横向双扩散金属氧化物半导体场效晶体管(LateralDouble-diffused M0SFET, LDM0SFET)及应用表面电场降低(Reduced Surface Field,RESURF)技术的元件等等，可作为静电放电保护元件。对于静电放电保护元件的研究与改善至今仍不断地进行。
【发明内容】
[0003]在本说明书中，提出一种包括改良的静电放电保护元件的半导体结构。
[0004]根据一些实施例，此种半导体结构包括一基板、一阱区(well)、一第一重掺杂区、一第二重掺杂区、一栅极结构、一场区(field reg1n)及一场氧化物。阱区形成于基板中。阱区具有一第一掺杂类型。第一重掺杂区形成于阱区中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区形成于阱区中并与第一重掺杂区分离。第二重掺杂区具有第二掺杂类型。栅极结构形成于基板上介于第一重掺杂区及第二重掺杂区之间。场区形成于阱区中第一重掺杂区与栅极结构下。场区并未形成于第二重掺杂区下。场区具有第一掺杂类型。场氧化物形成于邻接第一重掺杂区处。
[0005]根据一些实施例，此种半导体结构包括一基板、一阱区、一第一重掺杂区、一第二重掺杂区、一栅极结构、一场区及一浅沟道隔离(ShallowTrench Isolat1n, STI)结构。讲区形成于基板中。阱区具有一第一掺杂类型。第一重掺杂区形成于阱区中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区形成于阱区中并与第一重掺杂区分离。第二重掺杂区具有第二掺杂类型。栅极结构形成于基板上介于第一重掺杂区及第二重掺杂区之间。场区形成于阱区中第一重掺杂区与栅极结构下。场区并未形成于第二重掺杂区下。场区具有第一掺杂类型。浅沟道隔离结构形成于邻接第一重掺杂区处。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1A-图1B为根据一实施例的半导体结构的示意图。
[0008]图2A-图2B为根据一实施例的半导体结构的示意图。
[0009]图3为根据一实施例的半导体结构的示意图。
[0010]图4为示出本说明书一范例的半导体结构的特征的曲线图。
[0011]图5为示出一比较例的半导体结构的特征的曲线图。
[0012]图6为根据一实施例的半导体结构的示意图。
[0013]【符号说明】
[0014]102:基板
[0015]104:静电放电保护元件
[0016]106:阱区
[0017]108:第一重掺杂区
[0018]110:第二重掺杂区
[0019]112:栅极结构
[0020]114:场区
[0021]116:场氧化物
[0022]118:栅介电质
[0023]120:栅电极
[0024]122、124:间隔物
[0025]126、128:轻掺杂区
[0026]130:第三重掺杂区
[0027]204:静电放电保护元件
[0028]232:第四重掺杂区
[0029]304:静电放电保护元件
[0030]334:深阱区
[0031]404:静电放电保护元件
[0032]414:场区
[0033]416:沟道隔离结构
【具体实施方式】
[0034]现在将说明包括静电放电保护元件的半导体结构。为了清楚起见，可能省略图式中的一些元件。在可能的情况下，相同的元件是以相同的元件符号加以指示。
[0035]请参照图1A-图1B，其绘示根据一实施例的半导体结构。图1A为半导体结构的俯视图，而图1B为取自图1A中剖面线B-B的半导体结构的剖面图。
[0036]半导体结构包括一基板102及一静电放电保护元件104。基板102可为硅基板或绝缘层上覆娃(Silicon On Insulator, SOI)基板等等。在本实施例中，静电放电保护元件104是例示性地绘示成M0SFET型态。然而，静电放电保护元件104可为其他型态。静电放电保护元件104包括一阱区106、一第一重掺杂区108、一第二重掺杂区110、一栅极结构112及一场区114。阱区106形成于基板102中。阱区106具有一第一掺杂类型。第一重掺杂区108形成于阱区106中。第一重掺杂区108具有一第二掺杂类型。第二重掺杂区110形成于阱区106中并与第一重掺杂区108分离。第二重掺杂区110具有第二掺杂类型。第一重掺杂区108可为源极区，而第二重掺杂区110可为漏极区。栅极结构112形成于基板102上介于第一重掺杂区108及第二重掺杂区110之间。更具体地说，栅极结构112包括一栅介电质118、一栅电极120及二间隔物122、124，其中栅介电质118形成于基板102上，栅电极120形成于栅介电质118上，二个间隔物122及124分别形成于栅电极120的二侧。场区114形成于阱区106中第一重掺杂区108与栅极结构112下。场区114并未形成于第二重掺杂区110下，以改善耐压性。场区114具有第一掺杂类型。半导体结构还包括一场氧化物116。场氧化物116形成于邻接第一重掺杂区108处。在本实施例中，场区114还可延伸至场氧化物116下。在本实施例中，第一掺杂类型可为p型，第二掺杂类型可为η型。在另一实施例中，第一掺杂类型可为η型，第二掺杂类型可为ρ型。
[0037]静电放电保护元件104还可包括二个轻掺杂区126及128。其中一个形成于阱区106中邻接第一重掺杂区108，另一个形成于阱区106中邻接第二重掺杂区110。轻掺杂区126及128具有第二掺杂类型。接近漏极区(在本实施例中为第二重掺杂区110)的轻掺杂区128具有降低热载子效应的效果，如此而保护漏极区。
[0038]静电放电保护元件104还可包括一第三重掺杂区130。第三重掺杂区130形成于第一重掺杂区108中。第三重掺杂区130具有第一掺杂类型。这样的配置构成了改善静电放电保护效果的寄生双极型接面晶体管(Bipolar Junct1n Transistor, BJT)。
[0039]在形成根据本实施例的半导体结构的工艺中，首先于基板102中注入阱区106。接着，于阱区106中形成源极区及漏极区，亦即第一重掺杂区108及第二重掺杂区110。于阱区106中注入场区114。之后，形成场氧化物116。依序形成栅介电质118与门电极120。接着，于阱区106中注入轻掺杂区126及128。之后，于