专利名称：半导体结构的制作方法
技术领域：
本发明涉及半导体元件，特别涉及金属氧化物半导体(metal oxide semiconductor, MOS)元件，更特别涉及高压(highvoltage)金属氧化物半 导体元件的结构以及制造方法。
胃眾抆不
高压金属氧化物半导体元件广泛使用在许多电子装置中，例如输入/ 输出电路、中央处理单元(central process unit, CPU)电源供应、电源管理 系统以及交流/直流转换器等等。
高压金属氧化物半导体元件有许多不同的类型。对称的高压金属氧化物 半导体元件在源极端与漏极端具有对称的结构，且高压可应用在源极端与漏 极端。不对称的高压金属氧化物半导体元件在源极端与漏极端具有不对称的 结构。例如，只有源极端以及漏极端之一者，传统为漏极端，被设计成可以 承受高压。
图1显示传统不对称的高压N型金属氧化物半导体元件2，其包括栅极 氧化物10、位于栅极氧化物10上的栅极电极12、位于高压N型阱区HVNWl 上的漏极区4以及位于高压P型阱区HVPW1上的源极区6。浅沟槽隔离
(shallow trench isolation, STI)区8将漏极区4与栅极电极12隔开，以便 应用在漏极对栅极电压为高电压的情况。
高压N型金属氧化物半导体元件2形成于高压反穿通
(anti-punch-through, APT)区14的上方。高压反穿通区14为P型高压反 穿通区，并且被称为高压N型反穿通区(HVNAPT)，其中HVNAPT的字 符N表示在高压N型金属氧化物半导体元件2的操作期间，在高压N型反 穿通区14形成N型反向区(inversionregion)。当高压应用在漏极区4时， 高压也被应用在高压N型阱区HVNWl上，其中电压可高达20伏特。假设 高压N型反穿通区14没有形成的话，即高压N型阱区HVNWl以及高压P
型阱区HVPW1直接形成于P型衬底(substrate) 16的上方，当高压应用在 漏极区4时，将导致在高压N型阱区HVNW1与P型衬底16之间的界面产 生反向区(未显示)。在高压N型阱区HVNW1端，反向区属于P型；而在 P型衬底16端，反向区属于N型。由于P型衬底16传统上为轻掺杂，P型 衬底16内的反向区延伸往相对大的距离。反向区可耦接至高压N型阱区 HVNW2内的另一反向区，其属于邻近的高压N型金属氧化物半导体元件18， 因此导致穿通发生。为解决穿通问题，在高压N型金属氧化物半导体元件的 下方形成高压N型反穿通区14。由于高压N型反穿通区掺杂了具有比P型 衬底16浓度还高的P型杂质，各反向区的厚度相对地小，因此可避免穿通 的发生。
不过，图1所显示的传统高压N型金属氧化物半导体元件仍存在缺点。 图2显示图1中高压N型金属氧化物半导体元件的电流对电压的曲线图，其 中X轴表示应用在漏极区4的电压，而Y轴表示驱动电流(drive current)。 当应用在高电压Vg，例如Vg-20伏特时，可注意到驱动电流并未随着漏极 电压的增加而饱和，或换句话说，并未夹止(pinch)。其表示将导致元件可 靠度问题的输出电阻问题。因此，对于上述问题需要一种解决办法。
发明内容
为解决上述问题，根据本发明实施例， 一种半导体结构包括衬底；第 一高压阱区，具有第一导电类型，位于上述衬底的上方；第二高压阱区，具 有与上述第一导电类型相反的第二导电类型，位于上述衬底的上方并侧向相 邻于上述第一高压阱区；第三高压阱区，具有上述第二导电类型，位于上述 第二高压阱区的下方，其中位于上述第一高压阱区下方的区域大体上远离上 述第三高压阱区，且上述第三高压阱区的底部大体上低于上述第一高压阱区 的底部；绝缘区，位于上述第一高压阱区的一部分，并从上述第一高压阱区 的顶层延伸至上述第一高压阱区内；栅极介电质，从上述第一高压阱区的上 方延伸至上述第二高压阱区的上方，其中一部分的上述栅极介电质位于上述 绝缘区的上方；以及栅极电极，位于上述栅极介电质的上方。
上述半导体结构中，上述第三高压阱区的边缘可大体上对齐上述第二高 压阱区的边缘。
上述半导体结构中，上述第三高压阱区的底部可低于上述第一高压阱区
的底部，并且大约相差10nm以上，而上述第三高压阱区部分重叠于上述第 一高压阱区，并且重叠区域的宽度大约少于lwm。
上述半导体结构中，上述第三高压阱区的杂质浓度可大体上相同于上述 第二高压阱区的杂质浓度，而上述第三高压阱区的杂质浓度高于上述衬底的 杂质浓度，并且大约相差10的一次方以上。
上述半导体结构还可包括具有上述第一导电形式的第四高压阱区，位于 上述第一高压阱区中相对于上述第二高压阱区的另一侧，其中上述第四高压 阱区与上述第一高压阱区具有相同的厚度，并且位于上述第四高压阱区下方 的区域大体上远离上述第三高压阱区，以及上述栅极介电质延伸越过上述第 四高压阱区。
上述半导体结构中，上述第一高压阱区以及上述第三高压阱区可与上述 衬底物理性接触。
上述半导体结构中，还可包括第四高压阱区，具有上述第二导电形式， 位于上述衬底的上方并侧向相邻于上述第一高压阱区，其中上述第四高压阱 区位于上述第一高压阱区中相对于上述第二高压阱区的另一侧，而位于上述 第四高压阱区上方的区域大体上远离上述栅极介电质；以及第五高压阱区，
具有上述第二导电形式，位于上述第四高压阱区的下方，其中位于上述第-高压阱区下方的区域大体上远离上述第五高压阱区，而上述第五高压阱区的 底部大体上低于上述第一高压阱区的底部。
上述半导体结构中，还可包括第一源/漏极区，位于上述第一高压阱区 并相邻于上述绝缘区；以及第二源/漏极区，位于上述第二高压阱区并相邻于 上述栅极介电质。
根据本发明另一实施例， 一种半导体结构包括半导体衬底；第一高压 阱区，具有第一导电类型，直接位于上述半导体衬底的上方；第二高压阱区， 具有与上述第一导电类型相反的第二导电类型，直接位于上述半导体衬底的 上方并侧向相邻于上述第一高压阱区，其中上述第一高压阱区的第一厚度大 体上少于上述第二高压阱区的第二厚度；绝缘区，位于上述第一高压阱区并 在上述第一高压阱区与上述第二高压阱区之间隔开成为界面；栅极介电质， 从上述绝缘区的上方延伸至上述第二高压阱区的上方；以及栅极电极，位于
上述栅极介电质的上方。
上述半导体结构中，上述第二厚度可大于上述第一厚度，并且大约相差 十个百分比以上。
上述半导体结构中，还可包括第三高压阱区，具有第二导电形式，邻接 且位于上述第一高压阱区中相对于上述第二高压阱区的另一侧，其中上述第 三高压阱区具有上述第二厚度，以及上述第二高压阱区与上述第三高压阱区 为包围上述第一高压阱区的连续高压阱区的部分。
根据本发明又一实施例， 一种半导体结构包括半导体衬底；高压N型 阱区，位于上述半导体衬底的上方；高压P型阱区，位于上述半导体衬底的 上方并包围上述高压N型阱区；P型高压反穿通区，只位于上述高压P型阱 区与上述半导体衬底之间，其中上述P型高压反穿通区大体上重叠于上述高 压P型阱区，以及上述P型高压反穿通区的底部大体上低于上述高压N型阱 区的底部；绝缘区，位于上述高压N型阱区；栅极介电质，从上述绝缘区的 上方延伸至上述高压P型阱区的上方；栅极电极，位于上述栅极介电质的上 方；第一源/漏极区，位于上述高压N型阱区并相邻于上述绝缘区；以及第二 源/漏极区，位于上述高压P型阱区并相邻于上述栅极介电质。
上述半导体结构中，上述高压P型阱区的底部可大体上与上述高压N型 阱区的底部高度相同。
上述半导体结构中，上述P型高压反穿通区的底部可低于上述高压N型 阱区的底部，并且大约相差10nm以上。
上述半导体结构中，上述P型高压反穿通区的P型杂质浓度可介于上述 半导体衬底的P型杂质浓度与上述高压P型阱区的P型杂质浓度之间。
本发明可改善高压N型金属氧化物半导体元件的可靠度，并明显减少扩 散至高压N型阱区的P型杂质原子。
图1显示传统高压N型金属氧化物半导体元件；
图2显示图1中高压N型金属氧化物半导体元件的电流对电压的曲线图;
图3至图8A显示制造高压N型金属氧化物半导体元件的中间阶段的剖 面图8B显示图8A中高压N型金属氧化物半导体元件68的俯视图； 图9显示根据本发明实施例所述的高压N型金属氧化物半导体元件的电 流对电压曲线图IO显示对称的高压N型金属氧化物半导体元件的实施例； 图11显示高压P型金属氧化物半导体元件的实施例。
其中，附图标记说明如下-
2、 18、 68 高压N型金属氧化物半导体元件
4 漏极区
6 源极区
8 浅沟槽隔离区
10 栅极氧化物
12、 62 栅极电极
14、 24、 HVNAPT 高压N型反穿通区
16 P型衬底
20 衬底
22、 27、 40、 50 光阻 25 重叠区
26、 30、 HVPW、 HVPW1、 HVPW2 高压P型阱区
28、 HVNW、 HVNW1、 HVNW2 高压N型阱区
32 掩模层
36 绝缘区
42 沟道
44、 46、 P+ P+区
54、 56、 N"" NlK
60 栅极介电质
64 栅极间隙壁
HVPAPT 高压P型反穿通区
具体实施例方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举 出较佳实施例，并配合附图，作详细说明如下
实施例
图3至图8A显示本发明的较佳实施例，且将接着讨论较佳实施例的变化。
参考图3，图3中提供衬底20。衬底20较佳地包括例如硅的半导体材料， 然而衬底20也可使用其他半导体材料。较佳地，衬底20以P型杂质来进行 轻掺杂，然而衬底20也可以N型杂质进行轻掺杂。
光阻22使用蚀刻技术形成并形成图案。形成高压反穿通区24，也称为 高压N型反穿通区HVNAPT，因为在高压反穿通区24内的反向区为N型。 高压N型反穿通区24较佳地掺杂P型杂质，例如硼和/或铟。较佳地，高压 N型反穿通区24的P型杂质的浓度高于衬底20的P型杂质的浓度至少10 的一次方以上。在一实施例中，高压N型反穿通区24的P型杂质的浓度大 约介于1014cm—3与10"cm'3之间。
图3也显示形成于高压N型反穿通区24上方的高压P型阱区26、 30。 高压P型阱区26、 30也较佳地惨杂P型杂质，例如硼和/或铟。较佳地，高 压P型阱区26、 30的P型杂质的浓度可高于高压N型反穿通区24的P型杂 质的浓度，然而高压P型阱区26、 30的P型杂质的浓度也可等于或是小于 高压N型反穿通区24的P型杂质的浓度。在一实施例中，高压P型阱区26、 30的P型杂质的浓度大约介于10"crn^与1017cm—3之间。请注意，虽然高压 P型阱区26、 30为两个不同的区域，高压P型阱区26、 30也可为连续高压 P型阱区包围高压N型阱区28的一部分，如图8B所显示，其为高压N型金 属氧化物半导体元件的俯视图。在形成高压N型反穿通区24以及高压P型 阱区26、 30之后，移走光阻22。同样地，可根据高压P型阱区26、 30的形 状而决定高压N型反穿通区24是独立的区域或是闭环(closed loop)的一部 分。本领域技术人员将了解到形成高压N型反穿通区24以及高压P型阱区 26、 30的顺序只是设计上的选择。
高压N型反穿通区24可使用与高压P型阱区26、 30相同的掩模，如图3所显示。然而，高压N型反穿通区24也可使用与高压P型阱区26、 30不 同的掩模。由传统掩模的逻辑运算(logic operation)而形成高压N型反穿通 区24的掩模是本发明的特色之一，其中可经由高压N型阱区28去除掉传统 的高压N型反穿通区，从而得到作为高压N型反穿通区24的新掩模(参考 图4)。此外，经由逻辑运算，高压N型反穿通区24可小部分重叠于高压N 型阱区28，其中重叠区25的宽度TE大约小于liim。
图4显示高压N型阱区28的形成。形成光阻27以遮罩先前所形成的高 压P型阱区26、 30，并且注入N型杂质，例如磷、锑和/或砷。在一实施 例中，高压N型阱区28的杂质浓度大约介于10"cn^与10口cn^之间。
较佳地，高压N型阱区28的厚度Tl大体上等于高压P型阱区26、 30 的厚度T2。因此，在低于高压P型阱区26、 30以及高压N型阱区28底部 的地方配置高压N型反穿通区24。高压N型反穿通区24的较佳厚度T3部 分地根据高压N型反穿通区24中P型杂质的浓度而决定，并且随着P型杂 质的浓度的增加，厚度T3会跟着减少。可以了解到高压N型反穿通区24的 厚度T3可与集成电路的形成技术以及应用在各高压N型金属氧化物半导体 元件的漏极区电压成比例。在一实施例中，厚度T3大约介于10nm与800 nm 之间。
注意到，通过不只一种具有不同能量的注入，可在一个工艺步骤中将高 压N型反穿通区24以及高压P型阱区26形成为一个区域。因此，从高压P 型阱区26的表面到高压N型反穿通区24的底面，所注入的杂质具有更多相 同的杂质浓度。相同地，高压N型反穿通区24以及高压P型阱区30也可形 成为结合区(combined region)。在此实施例中，结合区的厚度较佳地大体 上大于高压N型阱区28的厚度Tl，例如相差大约介于10nm与800nm之间。 或者，高压N型反穿通区24的厚度T3大于高压N型阱区28的厚度Tl以 及高压P型阱区26、 30的厚度T2的十分之一。
在其他实施例中，通过在衬底20外延成长掺杂半导体层可形成高压N 型阱区28、高压N型反穿通区24以及高压P型阱区26、 30，如图4示，掺 杂半导体层具有厚度Tl。掺杂半导体层较佳地掺杂实质上相同于高压N型 阱区28的浓度的N型杂质。接着，形成实质上相同于图3中光阻22的光阻， 且经由注入P型杂质而形成高压N型反穿通区24以及高压P型阱区26、30。
掺杂半导体层中N型杂质被注入的P型杂质所抵销，且高压N型反穿通区 24以及高压P型阱区26、 30的净浓度实质上相同于前述。因此，掺杂半导 体层的未注入区形成了高压N型阱区28。
图5A、图5B显示绝缘区36的形成。较佳实施例中，如图5A所示，在 高压N型阱区28以及高压P型阱区26、 30内形成沟槽，并填充介电质材料 至沟槽中，例如二氧化硅(Si02)或是高密度等离子体(high-density plasma， HDP)氧化物，以及执行化学机械研磨将已填充介电质材料的表面推平至高 压N型阱区28以及高压P型阱区26、 30的表面以形成绝缘区36。绝缘区 36即为所产生的浅沟槽隔离。在其他实施例中，如图5B所示，掩模层32 (较 佳地由氮化硅所组成)形成于高压N型阱区28以及高压P型阱区26、 30的 上方。然后，掩模层32被图案化以形成沟道。接着，执行氧化处理，然后在 沟道中形成绝缘区36 (也称为场氧化物(field oxide))。 一般来说，对0.25pm 及低于0.25pm的工艺技术而言，场区(fieldregion)较佳地为浅沟槽隔离区。 就较大尺寸的工艺技术而言，场区较佳地为场氧化物。
参考图6，放置以及图案化光阻40以形成沟道42。分别在高压P型阱 区26、 30执行P型掺杂物的注入以形成P+区44、 46。较佳地，P+区44、 46 包括硼和/或其他P型掺杂物，并以大约高于102()(^1—3的浓度进行深掺杂。P+ 区44、 46作为拾起(pick-up)区的接点。然后，移走光阻40。
图7显示栅极介电质60、栅极电极62以及栅极间隙壁64的结构。如本 领域技术人员所知，栅极介电质60较佳地包括氧化硅，然而也可使用其他介 电质材料，例如氮化硅、碳化硅、氮氧化硅、其组合以及多层介电质材料。 栅极电极62较佳地包括掺杂多晶硅，或者可使用金属、金属氮化物、金属硅 化物以及其他导电材料。较佳地，经由毯覆(blanket)方式形成介电质材料， 并从水平面去除掉不要的部分而形成栅极间隙壁64。栅极介电质60、栅极电 极62以及栅极间隙壁64的详细形成步骤为本领域技术人员所熟知，因此在 此不再重述。较佳地，栅极电极62的侧边位于高压N型阱区28内绝缘区36 的上方。
参考图8A，图案化以及形成光阻50。分别在高压P型阱区26以及高 压N型阱区28执行N型杂质的注入以形成N"区54以及N"区56。因此形成 高压N型金属氧化物半导体元件68。 N型掺杂物可包括磷和/或砷。较佳地，
N型掺杂物以大约高于102、!11—3的浓度进行深掺杂。在所描述的实施例中，
深掺杂是表示杂质的浓度大约在1(^cm^以上。然而，本领域技术人员将了 解深掺杂为技术术语，其取决于特定的元件型式、技术水平、最小特征尺寸 等等。因此，深掺杂这个术语是按照技术评估的，而非用以限定所述实施例。 高压N型金属氧化物半导体元件68中源极区由N+区54形成，而漏极区由 N"区56形成。在注入之后，移走光阻50。由于栅极电极62与N+区56分隔 开，所以可在高压下应用。
或者，N+区54以及N"区56可在栅极介电质60、栅极电极62以及栅极 间隙壁64之前形成。本领域技术人员将了解在形成方面有各自的工艺步骤。
图8B显示高压N型金属氧化物半导体元件68的布局俯视图。在图8B 中，包括高压P型阱区26、 30在内的高压P型阱区包围住高压N型阱区28， 其中高压P型阱区占据除了高压N型阱区28之外的全部区域。部分高压P 型阱区26、 30可具有位于顶端的绝缘区36。于是，高压N型反穿通区24 较佳地重叠于高压P型阱区26、 30，也包围住高压N型阱区28。由两个虚 线方框围起来的区域为P+区，包括P+区44、 46。值得注意的是本发明的实 施例可使用不同的布局方式来注入，而图8B所示布局只是一个例子。
图9显示根据本发明一实施例所述的高压N型金属氧化物半导体元件的 电流对电压(Id-Vds)曲线图。值得注意的是，当高压例如20伏特应用在高 压N型金属氧化物半导体元件的栅极时，当漏极对源极的电压(即Vds)在 12伏特附近时，电流Id对电压Vds的曲线被夹止。其显示可改善根据本发 明实施例所形成的高压N型金属氧化物半导体元件的可靠度。
当高压N型反穿通区形成于高压N型阱区28的下方时，高压N型反穿 通区的P型杂质原子将扩散至高压N型阱区28内并且抵销高压N型阱区28 内的N型杂质。其将导致高压N型阱区28内阻值的增加以及元件漏极电流 的减少。本发明的特征之一在于通过去除掉位于高压N型阱区28下方且具 有P型杂质的高压N型反穿通区，可明显减少扩散至高压N型阱区28的P 型杂质原子。
先前所描述的实施例具有不对称的结构，其中源极区以及漏极区位于不 同类型的高压阱区。图10显示具有对称结构的高压N型金属氧化物半导体 元件的实施例，其中高压N型金属氧化物半导体元件包括两个高压N型阱区
HVNW以及一个高压P型阱区HVPW在内。相似于图8A所示实施例，高 压N型反穿通区HVNAPT形成于高压P型阱区HVPW的下方，而高压N 型阱区HVNW的下方大体上没有高压N型反穿通区HVNAPT存在。
虽然，较佳实施例显示高压N型金属氧化物半导体元件的形成，本领域 技术人员将了解到用以形成高压P型金属氧化物半导体元件的各自的形成步 骤，以及其与高压N型阱区28、高压P型阱区26、 30以及源极区54和漏 极区56等(参考图8A)的导电类型是相反的。图11显示一实施例。本领域 技术人员也可了解到高压金属氧化物半导体元件具有许多不同的布局。无论 如何，本发明的精神仍可被应用。同样地，通过使图IO中掺杂区的导电类型 反相，可形成对称的高压P型金属氧化物半导体元件。
本发明虽以较佳实施例揭示如上，然而其并非用以限定本发明的范围， 任何本领域技术人员，在不脱离本发明的精神和范围内，可进行改动与修改， 因此本发明的保护范围应以所附权利要求为准。
权利要求
1.一种半导体结构，包括衬底；第一高压阱区，具有第一导电类型，位于上述衬底的上方；第二高压阱区，具有与上述第一导电类型相反的第二导电类型，位于上述衬底的上方并侧向相邻于上述第一高压阱区；第三高压阱区，具有上述第二导电类型，位于上述第二高压阱区的下方，其中位于上述第一高压阱区下方的区域大体上远离上述第三高压阱区，且上述第三高压阱区的底部大体上低于上述第一高压阱区的底部；绝缘区，位于上述第一高压阱区的一部分，并从上述第一高压阱区的顶层延伸至上述第一高压阱区内；栅极介电质，从上述第一高压阱区的上方延伸至上述第二高压阱区的上方，其中一部分的上述栅极介电质位于上述绝缘区的上方；以及栅极电极，位于上述栅极介电质的上方。
2. 如权利要求1所述的半导体结构，其中上述第三高压阱区的边缘大体 上对齐上述第二高压阱区的边缘。
3. 如权利要求1所述的半导体结构，其中上述第三高压阱区的底部低于 上述第一高压阱区的底部，并且大约相差10nm以上，而上述第三高压阱区 部分重叠于上述第一高压阱区，并且重叠区域的宽度大约少于lpm。
4. 如权利要求1所述的半导体结构，其中上述第三高压阱区的杂质浓度 大体上相同于上述第二高压阱区的杂质浓度，而上述第三高压阱区的杂质浓 度高于上述衬底的杂质浓度，并且大约相差10的一次方以上。
5. 如权利要求1所述的半导体结构，还包括具有上述第一导电类型的第 四高压阱区，位于上述第一高压阱区中相对于上述第二高压阱区的另一侧， 其中上述第四高压阱区与上述第一高压阱区具有相同的厚度，并且位于上述 第四高压阱区下方的区域大体上远离上述第三高压阱区，以及上述栅极介电 质延伸越过上述第四高压阱区。
6. 如权利要求1所述的半导体结构，其中上述第一高压阱区以及上述第 三高压阱区与上述衬底物理性接触。
7. 如权利要求1所述的半导体结构，还包括第四高压阱区，具有上述第二导电类型，位于上述衬底的上方并侧向相 邻于上述第一高压阱区，其中上述第四高压阱区位于上述第一高压阱区中相 对于上述第二高压阱区的另一侧，而位于上述第四高压阱区上方的区域大体 上远离上述栅极介电质；以及第五高压阱区，具有上述第二导电类型，位于上述第四高压阱区的下方， 其中位于上述第一高压阱区下方的区域大体上远离上述第五高压阱区，而上 述第五高压阱区的底部大体上低于上述第一高压阱区的底部。
8. 如权利要求1所述的半导体结构，还包括第一源/漏极区，位于上述第一高压阱区并相邻于上述绝缘区；以及 第二源/漏极区，位于上述第二高压阱区并相邻于上述栅极介电质。
9. 一种半导体结构，包括 半导体衬底；第一高压阱区，具有第一导电类型，直接位于上述半导体衬底的上方；第二高压阱区，具有与上述第一导电类型相反的第二导电类型，直接位 于上述半导体衬底的上方并侧向相邻于上述第一高压阱区，其中上述第一高 压阱区的第一厚度大体上少于上述第二高压阱区的第二厚度；绝缘区，位于上述第一高压阱区并远离介于上述第一高压阱区与上述第 二高压阱区之间的界面；栅极介电质，从上述绝缘区的上方延伸至上述第二高压阱区的上方；以及栅极电极，位于上述栅极介电质的上方。
10. 如权利要求9所述的半导体结构，其中上述第二厚度大于上述第--厚度，并且大约相差十个百分比以上。
11. 如权利要求9所述的半导体结构，还包括第三高压阱区，具有第二 导电类型，邻接且位于上述第一高压阱区中相对于上述第二高压阱区的另一 侧，其中上述第三高压阱区具有上述第二厚度，以及上述第二高压阱区与上 述第三高压阱区为包围上述第一高压阱区的连续高压阱区的部分。
12. —种半导体结构，包括 半导体衬底； 高压N型阱区，位于上述半导体衬底的上方；高压P型阱区，位于上述半导体衬底的上方并包围上述高压N型阱区； P型高压反穿通区，只位于上述高压P型阱区与上述半导体衬底之间，其中上述P型高压反穿通区大体上重叠于上述高压P型阱区，而上述P型高压反穿通区的底部大体上低于上述高压N型阱区的底部； 绝缘区，位于上述高压N型阱区；栅极介电质，从上述绝缘区的上方延伸至上述高压P型阱区的上方； 栅极电极，位于上述栅极介电质的上方；第一源/漏极区，位于上述高压N型阱区并相邻于上述绝缘区；以及 第二源/漏极区，位于上述高压P型阱区并相邻于上述栅极介电质。
13. 如权利要求12所述的半导体结构，其中上述高压P型阱区的底部大 体上与上述高压N型阱区的底部高度相同。
14. 如权利要求12所述的半导体结构，其中上述P型高压反穿通区的底 部低于上述高压N型阱区的底部，并且大约相差10nm以上。
15. 如权利要求12所述的半导体结构，其中上述P型高压反穿通区的P 型杂质浓度介于上述半导体衬底的P型杂质浓度与上述高压P型阱区的P型 杂质浓度之间。
全文摘要
一种半导体结构，包括第一高压阱区，具有第一导电类型，位于衬底的上方；第二高压阱区，具有与第一导电类型相反的第二导电类型，位于衬底的上方并侧向相邻于第一高压阱区；第三高压阱区，具有第二导电类型，位于第二高压阱区的下方，其中第三高压阱区的底部大体上低于第一高压阱区的底部；绝缘区，位于第一高压阱区的一部分，并从第一高压阱区的顶层延伸至第一高压阱区内；栅极介电质，从第一高压阱区的上方延伸至第二高压阱区的上方，其中部分栅极介电质位于绝缘区的上方；以及栅极电极，位于栅极介电质的上方。本发明可改善高压N型金属氧化物半导体元件的可靠度，并明显减少扩散至高压N型阱区的P型杂质原子。
文档编号H01L27/04GK101110447SQ20071008629
公开日2008年1月23日 申请日期2007年3月13日 优先权日2006年7月21日
发明者吴成堡, 周学良, 朱翁驹, 黄坤铭 申请人:台湾积体电路制造股份有限公司