专利名称：半导体结构的制作方法
技术领域：
本发明涉及一种半导体结构，特别是涉及一种具有屏蔽讯号干扰效果的半导体结构。
背景技术：
互补式金氧半导体(Complementary Metal Oxide Semiconductor；CMOS)技术目前广泛应用于集成电路上。随着互补式金氧半导体技术的提升，微型化的互补式金氧半导体元件广泛用于半导体工业，以提高集成电路中晶体管的密度，使获得更佳的工作效能。除了上述的互补式金氧半导体元件的微型化，多层连结技术(multiple-level interconnect)为另一种可用以提升晶体管密度的方法。随着上述微型化互补式金氧半导体元件与多层连结技术的使用，亦开始出现了金属线之间的干扰(crosstalk)现象。
图1A与图1B绘示了现有习知中的一种电路的剖面图与俯视图。图1A是为图1B中线段1A～1A的剖面图。
在图1A中，金属线110与120位于基材100上。线圈130与140分别代表了金属线110与120中的电流所感应的磁场。线圈130与140的箭号方向代表了感应磁场的方向。在图1B中，箭头指示150与160分别代表了金属线110与120的电流方向。由于金属线110与120的电流方向的不同，其所产生的磁场方向亦有所不同，例如金属线110所产生的磁场的方向为逆时针方向，而金属线120所产生的磁场的方向为顺时针方向。在此情形下，金属线110与120所产生的磁场将会互相干扰，一般称之为干扰现象。在此现象下，金属线110与120的电气性质将受到影响。当金属线110与120的间隙进一步缩小时，干扰现象将变得更为严重，此现象尤其常出现于高密度的集成电路上。
Mezhiba et al.在2002年的电子设计品质国际研讨会的论文集(Proceeding of the International Symposium on Quality Electronic Design 2002)中发表了一篇题目为“Inductive Characteristics of Power Distribution Grids inHigh Speed Integrated Circuits”的论文。在此论文中，一种摘录电感的程序FastHenry被用以测量电感。由FastHenry所得出的数据，可用以评估电流感应所产生的电感。
有鉴于上述现有的半导体结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的半导体结构，能够改进一般现有的半导体结构，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的半导体结构存在的缺陷，而提供一种新型的半导体结构，所要解决的技术问题是使其具有屏蔽讯号干扰效果，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体结构，包含一第一屏蔽线与一第二屏蔽线，位于一基材之上，且该第一屏蔽线与该第二屏蔽线连接一第一电压；至少一导线，该至少一导线连接一第二电压，配置于该第一屏蔽线与该第二屏蔽线之间；以及一第一屏蔽层，于该基材上借由至少一第一导体连接该第一屏蔽线与该第二屏蔽线。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体结构，其中所述的第一导体包含至少一具有金属的中介窗、一传导线或上述的组合。
前述的半导体结构，其中所述的导线的长度等于该第一屏蔽线及该第二屏蔽线中至少其中之一的长度。
前述的半导体结构，其中所述的导线的长度大于该第一屏蔽线及该第二屏蔽线中至少其中之一的长度。
前述的半导体结构，其中更包含一第二屏蔽层，该第二屏蔽层位于该第一屏蔽线与该第二屏蔽线之上，且通过至少一第二导体连接该第一屏蔽线与该第二屏蔽线。
前述的半导体结构，其中所述的第一屏蔽线、该第二屏蔽线、该第一屏蔽层、该第二屏蔽层、该至少一第一导体以及该至少一第二导体大致围绕该导线，用以降低该导线的电感，使相对于其他未具有该至少一第一导体、该至少一第二导体、该第一屏蔽层以及该第二屏蔽层的导线，降低约10％或10％以上的电感。
前述的半导体结构，其中所述的半导体结构需满足至少一个设计上的特征尺寸。
前述的半导体结构，其中更包含至少一辅助图案，邻近于该第一屏蔽线或该第二屏蔽线。
前述的半导体结构，其中所述的辅助图案包含至少一具有金属的辅助中介窗(dummy via)、一辅助导线或上述的组合。
前述的半导体结构，其中所述的第一电压为接地电压或一固定电压。
前述的半导体结构，其中所述的导线为一讯号线或一电源线。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体结构，包含一讯号线，位于一基材之上；一第一屏蔽层，位于该讯号线之下；以及一第二屏蔽层，位于该讯号线之上，且通过至少一第一导体连接该第一屏蔽层，其中该第一屏蔽层、该第二屏蔽层、该至少一第一导体大致围绕该讯号线，用以降低该讯号线的一电感，使相对于其他未具有该至少一第一导体、该第一屏蔽层以及该第二屏蔽层的导线，降低约10％以上的该电感。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体结构，包含一第一屏蔽线与一第二屏蔽线，位于一基材之上，且该第一屏蔽线与该第二屏蔽线连接一第一电压；至少一导线，连接一第二电压，且配置于该第一屏蔽线与该第二屏蔽线之间；一第一屏蔽层，通过位于该第一屏蔽线与该第二屏蔽线之下的至少一第一导体，连接该第一屏蔽线与该第二屏蔽线；以及一第二屏蔽层，通过位于该第一屏蔽线与该第二屏蔽线之上的至少一第二导体，连接该第一屏蔽线与该第二屏蔽线。
借由上述技术方案，本发明半导体结构至少具有以下优点根据本发明一实施例中，提出了一种半导体结构。此半导体结构包含第一屏蔽线、第二屏蔽线、导线以及第一屏蔽层。第一屏蔽线与第二屏蔽线位于基材之上且连接一第一电压。导线位于第一屏蔽线与第二屏蔽线之间，且连接一第二电压。第一屏蔽层于基材上借由第一导体连接第一屏蔽线与第二屏蔽线，以围绕导线，借此产生屏蔽的效果。
综上所述，本发明具有上述诸多优点及实用价值，其不论在产品结构或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的半导体结构具有增进的突出(多项)功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下图1A～1B是绘示了现有习知中的一种电路的剖面图与俯视图。图1A是为图1B中线段1A～1A的剖面图。
图2A～2F绘示了依照本发明多个实施例所述的半导体结构的剖面结构示意图。
图3为依照本发明一实施例所述的半导体结构的俯视图。
图4A～图4C绘示了图2D所示的半导体结构的制造方法的剖面结构图。
图5是绘示了本发明实施例所述的半导体结构应用于各电路区块间的情形。
20半导体结构21模拟数字转换器22逻辑电路 23数字模拟转换器100、200、400基材 110、120金属线130、140线圈150、160箭头指示210、410第一屏蔽层 220、420第一介电层221、225、421、425第一导体 221e、225e导体外缘241、441第一屏蔽线 241a第一屏蔽垫241e第一屏蔽线外缘 243、443第二屏蔽线243e第二屏蔽线外缘 245、445导线245a导线垫 250、450第二介电层251、255、451第二导体 260第三介电层270、470第二屏蔽层具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体结构其具体实施方式
、结构、特征及其功效，详细说明如后。
本发明所述的实施例中，所使用的比较性词汇如低于、高于、水平、垂直、之上、之下、顶部、底部等等需搭配所提供的图示解读。此类比较性的词汇仅用以提高叙述的方便性，并非用以限定本发明的实施例所述的装置或其操作的方向。
图2A～2E为依照本发明实施例所述的半导体结构的剖面结构示意图。图3为依照本发明一实施例所述的半导体结构的俯视图。为简化图示，图2A～2E与图3中的交叉排线(cross-hatching)进一步被省略。
图2A为图3中的所示的2A～2A线的剖面结构示意图。图2A中，第一屏蔽层(first shielding layer)210形成于基材200之上。基材200可以为硅基材、三五族化合物基材、玻璃基材、印刷电路板或其他类似材料的基材。此外，基材200可包含各种可用以提供电性操作的元件。第一屏蔽层210的结构可以为平面状、网状、多个长条排列状或其他可用以屏蔽其他线路对一讯号线进行干扰的结构。在多个实施例中，第一屏蔽层210具有一导电层，此导电层主要由铝、铜、铜铝合金、铝合金、铜合金、铁合金、钴合金、镍合金、多晶硅或其他导电材料所组成。
第一介电层220形成于第一屏蔽层210之上，其材料可为氧化硅、氮化硅、氮氧化硅、低介电材料或其他介电层材料。第一屏蔽线241、第二屏蔽线243以及导线245形成于第一介电层220上。导线245的材料可为铝、铜、铜铝合金、多晶硅或其他导电材料。第一屏蔽线241与第二屏蔽线243的组成材料得为铝、铜、铜铝合金、铝合金、铜合金、铁合金、钴合金、镍合金、多晶硅或其他导电材料。第一屏蔽线241与第二屏蔽线243分别借由第一导体221与225连接第一屏蔽层210。第一导体221与225包含至少一具有金属的中介窗(via)、一导线或前述的组合。第一导体221与225的材料可为铝、铜、铜铝合金、铝合金、铜合金、铁合金、钴合金、镍合金、钨或其他导电材料。
前述的第一与第二屏蔽线241与243可电性连接一第一电压，此第一电压可为一固定电压或接地电压(零电压)。导线245电性连接至一第二电压，此第二电压可高于、低于或相等于第一电压。导线245可为讯号线、电源线(power line)、地线(ground line)、浮接线(floating line)或其他用于电路回路(routing of circuits)的各种导线。在此实施例中，导线245为讯号线。在其他实施例中，在第一与第二屏蔽线241与243间可具有一条以上的导线245，只要这些导线245间不存在严重的干扰情形。因此，熟习此技艺者可选择配置适当数目的导线245于第一与第二屏蔽线241与243之间，而其他第一与第二屏蔽线241与243的配置方式可参考后续所述的实施例。
导线245的长度可大于/相等于第一屏蔽线241及第二屏蔽线243中至少其中之一的长度。例如在图3中，导线245具有长度“a”，大于第一屏蔽线241的长度“b”。在一实施例中，第一屏蔽线241的两端分别连接到长度分别为“c1”与“c2”的传导线，用以连接至第一屏蔽垫241a。如此一来，第一屏蔽垫241a与导线245延伸出来的导线垫245a的间距可有效地提高，避免两者之间出现互相干扰的情形。若第一屏蔽垫241a与导线垫245a无互相干扰的情形出现，也就无须设置「c1」与「c2」长度的导线。在一些实施例中，具有第一与第二屏蔽线241与243以及导线245的半导体结构20，可设置于各电路区块(inter-block circuits)之间，用以连接各电路区块。
在图2A的实施例中，第一屏蔽层210位于第一屏蔽线241、第二屏蔽线243以及导线245下方，为一种“底层围绕”(bottom-surrounded)的形式。换句话说，也就是导线245被同平面的第一与第二屏蔽线241与243以及下方的第一屏蔽层210所围绕。在另一实施例中，第一屏蔽层210位于第一屏蔽线241、第二屏蔽线243以及导线245之上，为一种“顶部围绕”(top-surrounded)的形式。换句话说，也就是导线245被同平面的第一与第二屏蔽线241与243以及上方的第一屏蔽层210所围绕。
在本发明的实施例中，第一屏蔽层210的结构可以为平面状或长条状(未绘示)。上述的第一屏蔽层210的宽度大于或等于第一屏蔽线241的第一屏蔽线外缘241e与第二屏蔽线243的第二屏蔽线外缘243e间的距离。在另一实施例中，第一屏蔽层210的宽度大于或等于第一导体221的导体外缘221e与第一导体225的体导外缘225e间的距离。熟习此技艺者可对第一屏蔽层的宽度做各种的更动，以配合第一导体221与225以及第一与第二屏蔽导线241与243的设计。
在图2A的实施例中，第一屏蔽线241、第二屏蔽线243以及导线245为共平面。在后续的实施例的叙述中，前述的第一屏蔽线241、第二屏蔽线243以及导线245可为非共平面的状态。
图2B中，第一与第二屏蔽线241与243以及导线245未形成于同一平面上。第一屏蔽线241与第二屏蔽线243分别位于第一介电层220与第三介电层260上，而位于第一屏蔽线241与第二屏蔽线243之间的导线245则是形成于第二介电层250上。由上述可知，第一屏蔽线241、第二屏蔽线243、第一屏蔽层210、第一导体221与225分别位于不同的位置，用以屏蔽导线245。上述的屏蔽方式，相较于未具有第一屏蔽层210、第一导体221与225的结构，可降低10％以上的导线245感应而产生的电感(inductance)，因此，导线245感应而产生的电感效应可有效地被控制。
延续上述的讨论，当一20GHz的讯号传输于图2A所示的具有屏蔽设计的电路中，经由先前技术中所介绍的FastHenry程序所模拟出的导线245的电感约为0.496nH/mm。当相同的20GHz的讯号传输于未具有屏蔽设计的第一导线110及第二导线120时(如图1所示)，第一导线110与第二导线120所感应的电感为0.575nH/mm，高出前述0.496nH/mm的电感16％。由上述可知，上述的半导体结构20可降低约16％因导线245感应而产生的电感，进而有效地控制导线245所感应的电感。
在本发明一实施例中，第一屏蔽线241、第二屏蔽线243以及导线245可分别形成于多个未相邻的介电层的表面上(未绘示)。例如第一屏蔽线241可形成于最底层的介电层，第二屏蔽线243可形成于第四层的介电层，而导线245则形成于第六层的介电层(未绘示)。半导体结构20中的第一屏蔽线241、第二屏蔽线243以及导线245可做不同位置的设置。
在图2C中，第一与第二屏蔽线241与243形成于第二介电层250上，而位于第一与第二蔽屏导线241与243的间的导线245则形成于第一介电层220上。在另一实施例中，第一与第二屏蔽线241与243以共平面的方式位于导线之下(未绘示)。
在图2D中，半导体结构20更包含了一第二屏蔽层270，位于第二介电层250之上。第二屏蔽层270借由第二导体251与255分别连接第一与第二屏蔽线241与243。在一些实施例中，第二屏蔽层270具有与前述第一屏蔽层210相似的性质，第二介电层250具有与第一介电层220相似的性质，以及第二导体251与255分别具有类似于前述的第一导体221与225的性质，在此不加赘述。
上述的半导体结构20中的第一与第二屏蔽线241与243、第一与第二屏蔽层210与270、第一导体221与225以及第二导体251与255围绕导线245。前述的半导体结构20可降低10％以上导线245所产生的电感，进而更有效地控制导线感应而产生的电感。
在图2E中半导体结构20不具有图2D中的第一与第二屏蔽线241与243，同时此半导体结构20的第一与第二屏蔽层210与270以及第一导体221与225围绕导线245。由于第一与第二屏蔽层210与270以及第一导体221与225已将导线245有效地围绕，以阻隔相邻的导线245间的干扰，因此在此实施例中可不设置第一与第二屏蔽线241与243。
在图2F中，半导体结构20不具有图2D中的第一屏蔽线241，同时，第二屏蔽线243位于第一屏蔽层210与第二屏蔽层270之间。第一导体225与第二导体255分别将第二屏蔽线243连接于第一及第二屏蔽层210与270上。第一导体221连接第一与第二屏蔽层210与270。借由上述的设计，可在不具有第一屏蔽线241的情形下，有效地围绕导线245，用以屏蔽相邻的导线245之间的干扰现象。
综上所述，半导体结构中的屏蔽线、屏蔽层以及导体可具有各种不同的组合方式，熟习此技艺者可对半导体结构做各种不同结构的设计，用以符合设计的需求。
在图3中，半导体结构20更包含了邻近于第一屏蔽线241或/和第二屏蔽线243的至少一个辅助图案(dummy pattern)310。此辅助图案可为至少一个具有金属的辅助中介窗(dummy via)、至少一个辅助导线或前述的组合。辅助图案310的组成材料为铝、铜、铜铝合金、钨、铝合金、铜合金、铁合金、钴合金、镍合金、多晶硅以及其他导电材料。在一些实施例中，辅助图案310与第一及第二屏蔽线241与243间的空隙尺寸需满足至少一个设计上的特征尺寸(feature size ofthe design rule)。在一实施例中，辅助图案310与第一及第二屏蔽线241与243间的空隙尺寸大于一个设计上的特征尺寸，例如可为0.5微米。辅助图案310的存在可使第一与第二屏蔽线241与243以及导线245的厚度均一性提高，进而提升具有半导体结构20的电路的电气特性。在一些实施例中，辅助图案310并非一必要的元件。在另一实施例中，第一与第二屏蔽线241与243可以为非连续性的线路，例如可以为两段线路所组成的屏蔽线。熟习此技艺者，可选择性地在半导体结构20中增加辅助图案，同时针对此辅助图案的形状与图案进行设计。
在本发明中一些不具有第一与第二屏蔽线241与243的实施例中，辅助图案邻近于图2D中第一导体221或225，亦或是第二导体251或255，其中两者间的空隙的尺寸亦需符合设计上的特征尺寸。
由于半导体结构20是用以防止电路中的耦合效应(coupling effect)，因此半导体结构20的尺寸需符合设计上最小的特征尺寸。半导体结构20较佳的尺寸为相当于设计上的特征尺寸，例如，半导体结构20的尺寸大小约在设计上最小的特征尺寸的正负10％内。在特征尺寸的基础上设计半导体结构20，可使半导体结构20的尺寸大大地缩小。特征尺寸亦可用以测试在特定的位置上半导体结构20的最差情况。当然，并非所有半导体结构20的尺寸都需满足设计上的特征尺寸。举例来说，在一些实施例中，半导体结构20可包含第一与第二屏蔽线241与243的宽度的特征尺寸，而非第一屏蔽线241与导线245之间的空隙的特征尺寸，因为此空隙的大小并非前述实施例中的干扰现象的来源。在另一实施例中，半导体结构20可具有对应于第一屏蔽线241与导线245的间隙的特征尺寸以及第二屏蔽线243与导线245的间隙的特征尺寸，而并非第一屏蔽线241与导线245的宽度的特征尺寸。熟悉此技艺者将可轻易地选择所需的特征尺寸。
图4A～图4C绘示了图2D所示的半导体结构的制造方法的剖面结构图。图4A～图4C所使用的标号为图2D相对应结构的标号加200。
图4A中，第一屏蔽层410与第一介电层420依序形成于基材400之上。第一屏蔽层410形成的方法可以为化学气相沉积法、物理气相沉积法、电镀铜法(Electro-Copper Plating；ECP)以及其他可用以形成薄膜的方法。第一介电层420的形成方法可为化学气相沉积法、物理气相沉积法或其他可用以形成薄膜的方法。
图4B中，第一导体421与425的开口(未绘示)可借由图案化的方式来形成，例如可以为微影制程或蚀刻制程。之后，再将第一导体421兴425的材料填入开口中。在填料的过程中，残留在第一介电层420表面的材料可经由其他制程去除，例如可以为化学机械研磨法、回蚀法(etch back)或其他可去除表面残存材料的方法。第一导体421与425的制作可在同一制程或不同的制程下完成。在一实施例中，两者的形成是在同一制程下完成。
在完成第一导体421与425的制作后，可使用薄膜沉积的方式，搭配图案化制程例如微影及蚀刻制程，将第一屏蔽线441、第二屏蔽线443以及导线445形成于第一介电层420之上。在部份实施例中，第一与第二导体421与425、第一与第二屏蔽线441与443以及导线445的形成方法为双镶嵌法(dual-damascene process)。第一屏蔽线441、第二屏蔽线443以及导线445可在相同或不同的制程下形成。在一实施例中，第一屏蔽线441、第二屏蔽线443以及导线445在相同的制程下形成。在本发明中并不对第一屏蔽线441、第二屏蔽线443以及导线445的形成秩序加以限制。
在图4C中，进一步形成一第二介电层450于图4B的结构之上。其形成方式可以为化学气相沉积法、物理气相沉积法或其他可用以形成薄膜的方法。第二导体451与455形成于第二屏蔽层450中，其形成方式与第一导体421与425的形成方式类似，在此不加赘述。
之后，在第二介电层450的表面上形成第二屏蔽层470，其形成方式可为化学气相沉积法、物理气相沉积法或其他可用以形成薄膜的方法。在一些实施例中，第二导体451与455以及第二屏蔽层470可使用双镶嵌法来完成。对于第二导体451与455以及第二屏蔽层470的形成方式，本发明并不加以限制。
图4A～图4C所述的步骤为图2D中的半导体结构的形成方法，同样的，前述的形成方法亦可用以图2A～2C、图2E～2F或其变形的结构，仅需依据半导体结构的形态对其形成方法做出相对应的修改。
图5是绘示了本发明实施例所述的半导体结构应用于各电路区块间的情形。图5中，半导体结构20设置于各电路区块之间，这些电路区块可以为模拟数字转换器21、逻辑电路22、数字模拟较换器23以及其他电路区块例如放大器(amplifiers)、振荡器(oscillator)、讯号混合器(mixer)、电荷增压电路(charge pump circuits)、转换器(converters)或输入/输出电路(input/output circuit)。第一屏蔽线241、第二屏蔽线243以及导线245的长度小于或等于两个电路区块之间所欲布置的线路的长度。前述的图5仅为半导体结构20的使用方式的例示，并非用于限制其使用方式，而半导体结构20在使用于前述的电路时，亦不限定其数目，可视设计上的需求来决定其数目。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种半导体结构，其特征在于，包含一第一屏蔽线与一第二屏蔽线，位于一基材之上，且该第一屏蔽线与该第二屏蔽线连接一第一电压；至少一导线，该至少一导线连接一第二电压，配置于该第一屏蔽线与该第二屏蔽线之间；以及一第一屏蔽层，于该基材上借由至少一第一导体连接该第一屏蔽线与该第二屏蔽线。
2.根据权利要求1所述的半导体结构，其特征在于所述的第一导体包含至少一具有金属的中介窗、一传导线或上述的组合。
3.根据权利要求1所述的半导体结构，其特征在于所述的导线的长度等于该第一屏蔽线及该第二屏蔽线中至少其中之一的长度。
4.根据权利要求1所述的半导体结构，其特征在于所述的导线的长度大于该第一屏蔽线及该第二屏蔽线中至少其中之一的长度。
5.根据权利要求1所述的半导体结构，其特征在于其更包含一第二屏蔽层，该第二屏蔽层位于该第一屏蔽线与该第二屏蔽线之上，且通过至少一第二导体连接该第一屏蔽线与该第二屏蔽线。
6.根据权利要求5所述的半导体结构，其特征在于所述的第一屏蔽线、第二屏蔽线、第一屏蔽层、第二屏蔽层、至少一第一导体以及至少一第二导体大致围绕该导线，用以降低该导线的电感，使相对于其他未具有该至少一第一导体、该至少一第二导体、该第一屏蔽层以及该第二屏蔽层的导线，降低约10％或10％以上的电感。
7.根据权利要求1所述的半导体结构，其特征在于所述的半导体结构需满足至少一个设计上的特征尺寸。
8.根据权利要求1所述的半导体结构，其特征在于其更包含至少一辅助图案，邻近于该第一屏蔽线或该第二屏蔽线。
9.根据权利要求8所述的半导体结构，其特征在于所述的辅助图案包含至少一具有金属的辅助中介窗(dummy via)、一辅助导线或上述的组合。
10.根据权利要求1所述的半导体结构，其特征在于所述的第一电压为接地电压或一固定电压。
11.根据权利要求1所述的半导体结构，其特征在于所述的导线为一讯号线或一电源线。
12.一种半导体结构，其特征在于包含一讯号线，位于一基材之上；一第一屏蔽层，位于该讯号线之下；以及一第二屏蔽层，位于该讯号线之上，且通过至少一第一导体连接该第一屏蔽层，其中该第一屏蔽层、该第二屏蔽层、该至少一第一导体大致围绕该讯号线，用以降低该讯号线的一电感，使相对于其他未具有该至少一第一导体、该第一屏蔽层以及该第二屏蔽层的导线，降低约10％以上的电感。
13.一种半导体结构，其特征在于包含一第一屏蔽线与一第二屏蔽线，位于一基材之上，且该第一屏蔽线与该第二屏蔽线连接一第一电压；至少一导线，连接一第二电压，且配置于该第一屏蔽线与该第二屏蔽线之间；一第一屏蔽层，通过位于该第一屏蔽线与该第二屏蔽线之下的至少一第一导体，连接该第一屏蔽线与该第二屏蔽线；以及一第二屏蔽层，通过位于该第一屏蔽线与该第二屏蔽线之上的至少一第二导体，连接该第一屏蔽线与该第二屏蔽线。
全文摘要
本发明是有关于一种半导体结构，包含了位于基板之上的第一屏蔽线与第二屏蔽线，此第一屏蔽线与第二屏蔽线连接于第一电压。在第一屏蔽线与第二屏蔽线间具有导线，此导线连结到第二电压。第一屏蔽层位于基材上，且通过第一导体分别连接第一屏蔽线与第二屏蔽线，以围绕导线，借此产生屏蔽的效果。
文档编号H01L23/552GK101071804SQ20071009695
公开日2007年11月14日 申请日期2007年4月19日 优先权日2006年5月8日
发明者陈宪伟, 张智援, 叶子祯, 卓秀英, 张克正, 杨光磊 申请人:台湾积体电路制造股份有限公司