沟渠式功率金属氧化物半导体结构与其形成方法

沟渠式功率金属氧化物半导体结构与其形成方法
【专利摘要】本发明揭露一种沟渠式功率金属氧化物半导体结构与其形成方法。沟渠式功率金属氧化物半导体结构的形成方法包括：首先形成一隔离沟槽，然后形成具有不同掺杂浓度的两个掺杂层，且两个掺杂层相连位于该隔离沟槽外围，以及形成一隔离结构位于隔离沟槽内。其中两个掺杂层相连位于该隔离沟槽外围可由离子注入控制所形成界面轮廓，有效和缓电场分布与导通损失。
【专利说明】沟渠式功率金属氧化物半导体结构与其形成方法

【技术领域】
[0001]本发明是关于沟渠式功率金属氧化物半导体结构与其形成方法，尤指一种通过反复离子注入控制界面轮廓形状的沟渠式功率金属氧化物半导体结构与其形成方法。

【背景技术】
[0002]在功率半导体的应用领域中，耐压能力及低阻抗表现是非常重要能力指标，传统的做法并无法控制界面轮廓(Junct1n Profile)，因此无法制造更高耐压能力及具有低阻抗。


【发明内容】

[0003]本发明提供一种沟渠式功率金属氧化物半导体结构的形成方法，包括:首先形成一隔离沟槽，然后形成具有不同掺杂浓度的两个掺杂层，且两个掺杂层相连位于该隔离沟槽外围，以及形成一隔离结构位于隔离沟槽内。
[0004]在一实施例中，本发明形成该隔离沟槽步骤的前还包括:形成一磊晶层，接着形成一栅极沟槽于磊晶层内，然后形成一栅极结构于栅极沟槽内，接着形成一本体区环绕该栅极结构外围，且该隔离沟槽位于该本体区外侧。
[0005]在一实施例中，本发明形成一隔离沟槽与形成具有不同掺杂浓度的两个掺杂层，是包括:形成一第一隔离沟槽；形成一第一掺杂层，位于第一隔离沟槽外围；蚀刻隔离沟槽下方的第一掺杂层，以形成一第二隔离沟槽；以及形成一第二掺杂层，位于第二隔离沟槽外围。
[0006]在一实施例中，本发明的第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。
[0007]在一实施例中，本发明的形成该两个掺杂层是使用不同斜角离子注入于不同位置上形成。
[0008]在一实施例中，本发明的两个掺杂层是由上而下形成且浓度为由淡到浓。
[0009]本发明并提供一种沟渠式功率金属氧化物半导体结构，包括:一隔离沟槽；一隔离结构，位于隔离沟槽内；以及具有不同掺杂浓度的两个掺杂层，且两个掺杂层相连位于隔离沟槽外围。
[0010]在一实施例中，本发明还包括:一嘉晶层；一栅极沟槽,位于嘉晶层内；一栅极结构，位于栅极沟槽内；一本体区，环绕栅极结构外围；其中该隔离沟槽，位于该本体区外侧，该隔离沟槽的深度高于栅极结构的深度。
[0011]在一实施例中，本发明的隔离沟槽包括相连的一第一隔离沟槽与一第二隔离沟槽，该两个掺杂层对应形成于该第一隔离沟槽与该第二隔离沟槽外围。
[0012]在一实施例中，本发明的第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。
[0013]在一实施例中，本发明的该两个掺杂层形成是使用不同斜角离子注入于不同位置上形成。
[0014]在一实施例中，本发明的两个掺杂层是由上而下形成且浓度为由淡到浓。
[0015]本发明的沟渠式功率金属氧化物半导体结构及其形成方法，反复制作形成沟槽侧壁外的界面轮廓。此界面轮廓可通过注入离子量的控制，形成宽窄形状的设计变化，当回填氧化物至沟槽内部后，金属氧化物半导体(MOSFET)在逆偏压操作时将利用此区的电位效应形成电荷平衡(Charge Balance)与降低表面电场效果(RESURF),如此便可以在沟槽与侧壁电场形成较和缓的电场分布，借此利用较少空间而更有效率的获得更高的电位积分及更低的导通损失(RON)特性表现，另亦可借此原理将所需磊晶层阻值与厚度做最佳化调整，使导通损失更有效的降低，进而降低元件导通损失。
[0016]以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明的申请专利范围。而有关本发明的其他目的与优点，将在后续的说明与附图加以阐述。

【专利附图】

【附图说明】
[0017]图1A?IJ所示为本发明的沟渠式功率金属氧化物半导体结构的形成方法的一实施例；
[0018]图2所示本发明另一沟渠式功率金属氧化物半导体结构；
[0019]图3所示本发明另一沟渠式功率金属氧化物半导体结构；
[0020]图4所示本发明的沟渠式功率金属氧化物半导体结构以斜角度进行离子注入方式；
[0021]图5所示本发明另一沟渠式功率金属氧化物半导体结构；
[0022]图6所示本发明另一沟渠式功率金属氧化物半导体结构。

【具体实施方式】
[0023]本发明的主要技术特征在于反复制作至少两个掺杂层相连以形成沟槽侧壁外的界面轮廓。且此界面轮廓可通过注入离子量(即浓度)的控制，形成宽窄形状的设计变化，而达到在沟槽与侧壁电场形成较和缓的电场分布，使导通损失更有效的降低，进而降低元件导通损失。此部分的设计可应用在金属氧化物半导体结构的元件区或终端区(Terminat1n)的沟槽，以控制注入离子量来达到特定界面轮廓以有效达到耐压能力及低阻抗效果。
[0024]如图1A?IJ所示为本发明的沟渠式功率金属氧化物半导体结构的形成方法的一实施例。其应用在元件区的一个实施例，在例如外围或两侧的终端区的沟槽也可以有类似应用。
[0025]首先，如图1A所示先在一基材(Substrate) 10上成长一嘉晶层(Epi) 12。接着，在图1B中于磊晶层12内形成一栅极沟槽14，并于栅极沟槽14内侧成长一栅极介电层16。然后于图1C中形成一栅极结构18于栅极沟槽14内部，在此例如以多晶硅沉积(PolyDepost1n)到栅极沟槽14内部与嘉晶层12上部,然后再透过回蚀(Etch back)方式将嘉晶层12上部沉积多晶硅去除，只保留栅极沟槽14内部多晶硅，而形成栅极结构18于栅极沟槽14内部。
[0026]接着，如图1D所示形成一本体区20，环绕栅极结构18外围，其中本体区20例如一 P型导电型离子注入方式，相异于使用N型导电型的磊晶层12。接着，如图1E所示，形成一第一隔离沟槽22，位于本体区20外侧，其中第一隔离沟槽22的形成，例如可先行成一遮罩层24覆盖到栅极结构18与本体区20部分，然后再蚀刻本体区20以形成第一隔离沟槽22。第一隔离沟槽22接着以第一浓度(例如在此为P—代表)，透过离子注入方式到磊晶层12内以形成第一掺杂层26，接着如垂直向下箭头27方向以驱动(Drive-1n ；D/I)方式，使得P.的第一掺杂层26向左右上下扩散，将P.的第一掺杂层26扩散到第一隔离沟槽22外围，外围部分例如为底部与底部侧边。
[0027]接着，如图1F所示在原先第一隔离沟槽22向下蚀刻P.的第一掺杂层26，或再进一步蚀刻到磊晶层12，以扩大第一隔离沟槽22到第二隔离沟槽28，然后再以不同掺杂浓度进行离子注入，例如在此以第二浓度(P+)透过离子注入方式，到磊晶层12内形成第二掺杂层30，然后如垂直向下箭头31方向以驱动(Drive-1n ；D/I)方式，使得P+的第二掺杂层30向左右上下扩散，而使P+的第二掺杂层30扩散到第二隔离沟槽28外围，外围部分例如为底部与底部侧边。
[0028]接着，如图1G所示在第二隔离沟槽28向下蚀刻P+的第二掺杂层30，或进一步蚀刻到磊晶层12，以扩大第二隔离沟槽28到第三隔离沟槽32，然后再以不同掺杂浓度进行离子注入，例如在此以第三浓度(P+’)透过离子注入方式形成第三掺杂层34，其中第三掺杂层34例如可使用与第二浓度(P+)相同或大于的浓度进行，然后如垂直向下箭头31方向以驱动(Drive-1n ；D/I)方式，使得P+’的第三掺杂层34向左右上下扩散，而使P+’的第三掺杂层34位于第三隔离沟槽32外围，例如为底部与底部侧边。
[0029]接着，如图1H所示在第三隔离沟槽32向下蚀刻P+’的第三掺杂层34，或进一步蚀刻到磊晶层12，以扩大第三隔离沟槽32到第四隔离沟槽36，然后进行离子注入过程，例如在此以第四浓度(P++)透过离子注入方式形成第四掺杂层38，其中第四掺杂层38例如可使用大于第三浓度(P+’)的浓度进行，然后如垂直向下箭头39方向以热驱动(Drive-1n ；D/I)方式，使得P++的第四掺杂层38向左右上下扩散，而使P++的第四掺杂层38位于第四隔离沟槽36的外围，外围例如为底部与底部侧边。
[0030]接着，如图1I形成一隔离结构40，位于第四隔离沟槽36内，其中隔离结构40例如使用氧化层(Oxide)构成，接着如图1J所示，分别形成N+的源极区42于本体区20内，氧化层46于N+的源极区42与栅极结构18，重掺杂层48 (例如使用P++)于本本体内，并连接到N+的源极区42与隔离结构40，具有降低阻抗效果，以及金属层44于隔离结构40、重掺杂层48以及氧化层46上。在形成过程如下:首先在图1I中蚀刻部分上面氧化层41，然后透过离子植入形成N+的源极区42于本体区20，接着对两侧蚀刻，包括部分隔离结构40上面、部分N+的源极区42以及部分本体区20来形成沟渠，再对本体区进行离子植入以形成重掺杂层48,最后才做金属层44沉积。
[0031]另外，如图1J所形成沟渠式功率金属氧化物半导体结构，其中第一掺杂层26、第二掺杂层30、第三掺杂层34以及第四掺杂层38为全部相连接，当然在设计上我们可以根据实际需求做部分相连接架构，例如控制具有不同掺杂浓度的至少两个掺杂层相连位于该隔离沟槽外围而得到的界面轮廓(Junct1n Profile),都是属于本发明可能变化的实施例。
[0032]另外，在图1J实施例中，由上而下的第一掺杂层26、第二掺杂层30、第三掺杂层34以及第四掺杂层38，为浓度由淡转浓而形成梯形的界面轮廓。如图2所示本发明另一沟渠式功率金属氧化物半导体结构，其中多个掺杂层，例如P+的第三掺杂层54、P—’的第二掺杂层52以及P—的第一掺杂层50构成，由上而下的多个掺杂层，为浓度由浓转淡而形成倒梯形的界面轮廓。
[0033]此外，如图3所示本发明另一沟渠式功率金属氧化物半导体结构，其中多个掺杂层，例如P_的第三掺杂层60、N-的第二掺杂层62以及P_的第一掺杂层64构成，即以不同导电型(P型与N型)的不同浓度也可以做出界面轮廓(Junct1n Profile),都是属于本发明可能变化的实施例。
[0034]接着，如图4所示本发明的沟渠式功率金属氧化物半导体结构以斜角度进行离子注入方式。如图4所示，包括四个不同步骤210，220，230，240中以不同斜角度进行离子注入，在不同深度的隔离沟槽250，260，270，280的不同位置上形成多个掺杂层，若以对应到图1D后，就可以略过图1E且不用做垂直向下的驱动(Drive-1n ;D/I)，直接到图1F以第一斜角度(如步骤210)进行离子注入来形成P—的第一掺杂层26，接着于图1G中以第二斜角度(如步骤220)进行离子注入来形成P+的第二掺杂层30，在图1H中则以第三斜角度(如步骤230)与第四斜角度(如步骤240)进行离子注入来形成P+’的第三掺杂层34与P++的第四掺杂层38。
[0035]如图5所示本发明另一沟渠式功率金属氧化物半导体结构，其中由上而下所形成第一隔离沟槽502、第二隔离沟槽504、第三隔离沟槽506以及第四隔离沟槽508具有不同截面积(或底面积)，例如在此由上而下，截面积越来越小，并在不同浓度控制下得到多个掺杂层为一较平顺的一界面轮廓，其中第一隔离沟槽502、第二隔离沟槽504、第三隔离沟槽506以及第四隔离沟槽508内壁可先行成一间隙壁(Spacer) 510，其中任两个上下相连的间隙壁有部分重叠，然后隔离沟槽502、504、506以及508内再填入氧化层(Oxide)或多晶娃(Poly)。
[0036]如图6所示本发明另一沟渠式功率金属氧化物半导体结构，与图5相同具有不同截面积的第一隔离沟槽602、第二隔离沟槽604、第三隔离沟槽606以及第四隔离沟槽608，在不同浓度控制下所形成第一掺杂层616、第二掺杂层614、第三掺杂层612以及第四掺杂层610为一浓度由浓转淡而形成倒梯形的界面轮廓。
[0037]本发明的沟渠式功率金属氧化物半导体结构及其形成方法，并不限定元件区或终端区，只要具有沟槽透过注入离子浓度的控制，形成至少两个连接掺杂层，以反复制作形成沟槽侧壁外的界面轮廓来达到宽窄形状的设计变化，因此可形成电荷平衡(ChargeBalance)与降低表面电场效果(RESURF),在沟槽与侧壁电场形成较和缓的电场分布，因此提高耐压程度与降低元件导通损失。
[0038]如上所述，本发明完全符合专利三要件:新颖性、创造性和产业上的实用性。本发明在上文中已以较佳实施例揭露，然熟悉本项技术者应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以所附的权利要求书所界定的范围为准。
【权利要求】
1.一种沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，包括: 形成一隔离沟槽； 形成具有不同掺杂浓度的两个掺杂层，且该两个掺杂层相连位于该隔离沟槽外围；以及 形成一隔离结构，位于该隔离沟槽内。
2.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，形成该隔离沟槽步骤的前还包括: 形成一嘉晶层； 形成一栅极沟槽于该磊晶层内； 形成一栅极结构于该栅极沟槽内；以及 形成一本体区，环绕该栅极结构外围，且该隔离沟槽位于该本体区外侧。
3.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，形成该隔离沟槽与形成具有不同掺杂浓度的两个掺杂层，是包括: 形成一第一隔离沟槽； 形成一第一掺杂层，位于该第一隔离沟槽外围； 蚀刻该第一隔离沟槽下方的该第一掺杂层，以形成一第二隔离沟槽；以及 形成一第二掺杂层，位于该第二隔离沟槽外围。
4.根据权利要求3所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，该第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。
5.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，形成该两个掺杂层是使用不同斜角离子注入于不同位置上形成。
6.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，该两个掺杂层是由上而下形成且浓度为由淡到浓。
7.一种沟渠式功率金属氧化物半导体结构，其特征在于，包括: 一隔离沟槽； 一隔离结构，位于该隔离沟槽内；以及 具有不同掺杂浓度的两个掺杂层，且该两个掺杂层相连位于该隔离沟槽外围。
8.根据权利要求7所述的沟渠式功率金属氧化物半导体结构，其特征在于，还包括: 一嘉晶层; 一栅极沟槽，位于该磊晶层内； 一栅极结构，位于该栅极沟槽内；以及 一本体区，环绕该栅极结构外围，其中该隔离沟槽，位于该本体区外侧，该隔离沟槽的深度高于栅极结构的深度。
9.根据权利要求7所述的沟渠式功率金属氧化物半导体结构，其特征在于，该隔离沟槽包括相连的一第一隔离沟槽与一第二隔离沟槽，该两个掺杂层对应形成于该第一隔离沟槽与该第二隔离沟槽外围。
10.根据权利要求8所述的沟渠式功率金属氧化物半导体结构，其特征在于，该第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。
11.根据权利要求7所述的沟渠式功率金属氧化物半导体结构，其特征在于，该两个掺杂层形成是使用不同斜角离子注入于不同位置上形成。
12.根据权利要求7所述的沟渠式功率金属氧化物半导体结构，其特征在于，该两个掺杂层是由上而下形成且浓度为由淡到浓。
【文档编号】H01L21/336GK104183494SQ201310199270
【公开日】2014年12月3日 申请日期:2013年5月24日 优先权日:2013年5月24日
【发明者】许修文, 叶俊莹, 李元铭 申请人:帅群微电子股份有限公司