层叠封装件的外围电连接的制作方法

层叠封装件的外围电连接的制作方法
【专利摘要】本发明公开了层叠封装件的外围电连接，在管芯边缘处使用通过将衬底通孔(TSV)锯为两半而形成的侧壁通孔(TsV)来形成管芯封装件的机制的各个实施例能够使各种半导体管芯和无源部件电连接以实现目标电性能。与TsV一起使用具有再分布层(RDL)的再分布结构能够实现电连接。由于TsV远离器件区域，所以器件区域不会经受TSV形成所引起的应力。此外，通过TsV电连接上部管芯与下部管芯增加了管芯封装件的面积利用率。
【专利说明】层叠封装件的外围电连接
【技术领域】
[0001]本发明总的来说涉及半导体领域，更具体地，涉及层叠封装件的外围电连接。
【背景技术】
[0002]在诸如个人计算机、手机、数码相机和其它电子设备的各种电子应用中使用半导体器件。半导体器件通常通过在半导体衬底之上顺序沉积绝缘或介电层、导电层和半导电材料层，然后利用光刻图案化各个材料层以在其上形成电路部件和元件而制成。
[0003]半导体产业通过持续减小最小部件尺寸来持续提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的部件集成到给定区域中。在一些应用中，这些更小的电子部件还需要比以前的封装件利用更小面积和/或更低高度的更小封装件。
[0004]因此，已经开发了诸如层叠封装(PoP)的新封装技术，其中，顶层封装件被接合至底层封装件。通过采用新的封装技术，可以提高封装的集成水平。这些用于半导体的相对新型的封装技术面临制造的挑战。

【发明内容】

[0005]根据本发明的一个方面，提供了一种半导体管芯封装件，包括:第一半导体管芯，其中形成有第一器件区域和第一侧壁通孔(TsV)，第一 TsV与器件区域分离，并且第一 TsV设置在第一半导体管芯的边缘处；第一导电结构，形成在第一半导体管芯之上，第一导电结构电连接至第一器件区域中的器件，并且物理接触第一半导体管芯的第一 TsV的第一端；以及第二导电结构，形成在第一半导体管芯的与第一导电结构相对一侧的表面之上，第二导电结构接触第一半导体管芯的第一 TsV的第二端。
[0006]优选地,第一 TsV部分地填充有导电材料。
[0007]优选地，第一导电结构和第一 TsV均包括导电材料。
[0008]优选地，第一导电结构的导电材料的第一高度高于第一 TsV的导电材料的第二高度。
[0009]优选地，第一高度在大约10 μ m至大约40 μ m的范围内。
[0010]优选地，第二高度在大约0.35 μ m至大约40 μ m的范围内。
[0011]优选地，第一 TsV的深度在大约30 μ m至大约250 μ m的范围内。
[0012]优选地，该半导体管芯封装件还包括:第二半导体管芯，其中形成有第二器件区域和第二侧壁通孔(TsV)，第二 TsV与器件区域分离，且第二 TsV设置在所述第二半导体管芯的边缘处。
[0013]优选地，该半导体管芯封装件还包括:第三导电结构，形成在所述第二半导体管芯之上，所述第三导电结构电连接至所述第二器件区域中的器件，并且物理接触所述第二半导体管芯的所述第二 TsV的第三端；以及第四导电结构，形成在所述第二半导体管芯的与第三导电结构相对一侧的表面之上，第四导电结构接触第二半导体管芯的第二 TsV的第四端。
[0014]优选地，在第一半导体管芯的第一导电结构和第二半导体管芯的第三导电结构之上形成第一再分布结构。
[0015]优选地，该半导体管芯封装件还包括:第三半导体管芯，第三半导体管芯电连接至第一半导体管芯的第二导电结构。
[0016]优选地，在第一半导体管芯的第二导电结构和第二半导体管芯的第四导电结构之上形成第二再分布结构。
[0017]优选地，该半导体管芯封装件还包括:第三半导体管芯，第三半导体管芯通过第二再分布结构连接至第一半导体管芯和第二半导体管芯。
[0018]优选地，该半导体管芯封装件还包括:无源电子部件，电连接至第一 TsV。
[0019]根据本发明的另一方面，提供了一种半导体管芯封装件，包括:第一半导体管芯，其中形成有第一器件区域和第一侧壁通孔(TsV)，第一 TsV与器件区域分离，并且第一 TsV设置在第一半导体管芯的边缘处；第一导电结构，形成在第一半导体管芯之上，第一导电结构电连接至第一器件区域中的器件，并且物理接触第一半导体管芯的第一 TsV的第一端；第二导电结构，形成在第一半导体管芯的与第一导电结构相对一侧的表面之上，第二导电结构接触第一半导体管芯的第一 TsV的第二端；以及第二半导体管芯，其中形成有第二器件区域和第二侧壁通孔(TsV)，第二 TsV与器件区域分离，并且第二 TsV设置在第二半导体管芯的边缘处。
[0020]优选地，在第一半导体管芯的第一导电结构和第二半导体管芯的第三导电结构之上形成第一再分布结构。
[0021]优选地，在第一半导体管芯的第二导电结构和第二半导体管芯的第四导电结构之上形成第二再分布结构。
[0022]根据本发明的又一方面，提供了一种形成半导体管芯封装件的方法，包括:靠近半导体衬底的半导体管芯的边缘并远离半导体管芯的器件区域形成硅通孔(TSV)，TSV中的导电材料延伸以在器件区域之上形成导电结构；锯切半导体管芯以使半导体管芯与半导体衬底的剩余部分分离，其中穿过TSV施加锯切；形成连接至导电结构的第一再分布结构；以及形成电连接至TSV的第二再分布结构。
[0023]优选地，该方法还包括:在载体上固定多个半导体管芯，多个半导体管芯均是锯切的半导体管芯。
[0024]优选地,该方法还包括:在多个半导体管芯之上形成第一再分布结构，第一再分布结构电接触多个半导体管芯的每个半导体管芯中的导电结构。
[0025]优选地，该方法还包括:在多个半导体管芯之上形成第二再分布结构，第二再分布结构电接触多个半导体管芯的每个半导体管芯中的TSV。
【专利附图】

【附图说明】
[0026]为了更完整地理解实施例及其优点，现在结合附图进行以下描述作为参考，其中:
[0027]图1是根据一些实施例的封装结构的立体图；
[0028]图2A-20示出了根据一些实施例的制备管芯封装件的顺序工艺流程的截面图；以及
[0029]图3示出了根据一些实施例的器件封装件的顶视图。
【具体实施方式】
[0030]下面详细讨论本发明实施例的制造和使用。然而，应该理解，实施例提供了可以在各种具体环境中具体化的许多可应用的发明概念。具体实施例是说明性的，并不用于限制本发明的范围。
[0031]由于集成电路的发明，半导体工业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高而经历了持续快速的增长。在很大程度上，这种集成密度的提高源于最小部件尺寸的重复减小，这允许将更多部件集成到给定区域中。
[0032]这些集成改进本质上是二维的(2D)，其中集成部件所占用的体积基本在半导体晶片的表面上。尽管光刻的巨大改进已经显著改善了 2D集成电路形成，但是对可二维实现的密度存在物理限制。这些限制之一是制造这些部件需要的最小尺寸。此外，当将更多器件放入一个芯片时，需要更复杂的设计。
[0033]因此，产生了三维集成电路(3D IC)以解决上述限制。在3D IC的形成工艺中，形成每一个均包括集成电路的两个或更多个晶片。然后，将晶片与对齐的器件接合。在一些实施例中还被称作硅通孔或晶片通孔的衬底通孔(TSV)越来越多地被用于实现3D IC的方式。TSV经常用于3D IC和堆叠管芯，以提供电连接和/或帮助散热。对于在3D IC和堆叠管芯中形成TSV来说存在挑战。
[0034]图1是根据一些实施例的包括封装件110接合至另一封装件120 (其还接合至另一衬底130)的封装结构100的立体图。管芯封装件110和120均至少包括半导体管芯(未示出)。半导体管芯包括在半导体集成电路制造中使用的半导体衬底，并且集成电路可以形成在其中和/或其上。半导体衬底涉及包括半导体材料的任何结构，包括但不限于体硅、半导体晶片、绝缘体上硅(SOI)衬底或硅锗衬底。还可以使用包括III族、IV族以及V族元素的其它半导体材料。半导体衬底还可以包括多种隔离部件(未示出)，诸如浅沟槽隔离(STI)部件或硅局部氧化(LOCOS)部件。隔离部件可以限定和隔离各种微电子元件。可形成在半导体衬底中的各种微电子元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或η沟道场效应晶体管(PFET/NFET)等)、电阻器、二极管、电容器、电感器、熔丝以及其它合适的元件。执行各种工艺以形成各种微电子元件，包括沉积、蚀刻、注入、光刻、退火和/或其它合适的工艺。微电子元件被互连以形成集成电路器件，例如逻辑器件、存储器件(例如，SRAM)、RF器件、输入/输出(I/O)器件、系统级芯片(SoC)器件、它们的组合以及其它合适类型的器件。根据一些实施例，封装件120包括衬底通孔(TSV)并且用作中介片。
[0035]衬底130可以由双马来酰亚胺三嗪(BT)树脂、FR_4( —种由具有耐火的环氧树脂粘合剂的玻璃纤维织布构成的复合材料)、陶瓷、玻璃、塑料、带、薄膜、或可以承载需要接收导电终端的导电垫或焊盘的其它支撑材料制成。在一些实施例中，衬底130是多层电路板。封装件110经由连接件115接合至封装120件，并且封装件120经由外部连接件145接合至衬底130。在一些实施例中，外部连接件145是接合凸块结构，诸如接合焊料凸块、或具有连接焊料层的接合铜柱。
[0036]如上所述，TSV经常用于3D IC和堆叠管芯以提供电连接和/或帮助散热。在一些实施例中，封装件120包括TSV并用作中介片。可以在封装件120的管芯中形成封装件中的TSV。可选地，可以在封装件120中形成封装通孔(TPA)或组件通孔(TAV)以提供电连接和/或帮助散热。然而，在一些实施例中，存在TSV形成在封装件120的管芯中的器件区域附近的器件劣化问题。此外，在一些实施例中，TPA或TAV会占据封装件120的较大面积。因此，需要可选结构和形成该结构的方法，来为层叠封装结构的底部封装件(诸如封装件120)提供电连接和/或帮助散热。
[0037]图2A至图20示出了根据一些实施例的制备层叠封装结构的顺序工艺流程的截面图。图2A示出了在半导体衬底150的表面152之上形成的导电垫160。导电垫160可以由任何导电材料制成，诸如铝、铝合金、铜、铜合金等。图2A示出了半导体衬底150包括器件区域151，其包括晶体管和互连件(未示出))。互连件电连接晶体管并且形成在衬底150的表面152附近的晶体管之上。导电垫160接触衬底150中的互连件(未示出)的顶部导电结构。
[0038]在形成导电垫160之后，根据一些实施例如图2B所示，在器件区域151外部和周围形成衬底通孔(TSV)的开口 153。在一些实施例中，开口 153的宽度W在10 μ m至大约200 μ m的范围内。在一些实施例中，开口 153的深度D在大约30 μ m至大约250 μ m的范围内。根据一些实施例，如图2C所不,在形成开口 153之后,钝化层154形成在衬底150的表面之上并且被图案化。如图2B所示，钝化层154被图案化以暴露诸如导电垫160的部分表面的区域。钝化层154由介电材料制成，并且具有为其下方的表面提供保护并且还吸收在接合工艺期间所引起的应力的功能。在一些实施例中，钝化层154由氧化硅或氮化硅制成。在一些实施例中，钝化层154的厚度在大约0.01 μ m至大约Ιμπι的范围内。
[0039]然后，在以下铜镀工艺的准备中，阻挡晶种层(未示出)形成在衬底150的表面之上，包括钝化层154的表面。阻挡晶种层包括由铜扩散阻挡材料(诸如Ti)制成的铜扩散阻挡层和铜晶种层。在一些实施例中，通过物理汽相沉积(PVD)工艺形成铜扩散阻挡层和铜晶种层。在一些实施例中，阻挡晶种层的厚度在大约0.02 μ m至大约0.1 μ m的范围内。
[0040]在形成阻挡晶种层之后，在衬底150之上形成并图案化光刻胶层(未示出)以限定用于铜镀的区域。之后，执行铜镀以形成铜层156。上述铜晶种层在铜镀工艺期间辅助铜层156的形成。在形成铜层156之后，去除光刻胶层。在去除光刻胶层之后，通过蚀刻去除暴露的阻挡晶种层(没有被铜层156覆盖)，并且形成TSV157。图2C示出了根据一些实施例的去除暴露的阻挡晶种层之后的衬底150。导电垫160之上的铜层156形成铜柱158。
[0041]图2C示出了铜柱158的厚度H1大于TSV157中的铜层156的厚度H2。厚度H1大于H2是由与导电垫160上方的镀面相比较TSV157中更大的镀面所引起的。根据一些实施例，H2在大约0.35 μ m至大约40 μ m的范围内。根据一些实施例，H1在大约10 μ m至大约40 μ m的范围内。
[0042]根据一些实施例，如图2D所示，非导电膜(NCF) 159随后被层压在衬底150之上以覆盖铜柱158和衬底150的剩余表面。根据一些实施例，NCF159由诸如环氧树脂的粘合材料制成。根据一些实施例，在形成NCF159之后，衬底150经由NCF159连接研磨装置。通过研磨装置使衬底的背面(即，与具有器件区域151的一侧相对的侧面)变薄。然后，衬底150经过分割(诸如通过锯切)以分离各个管芯。每个单独的管芯均包括器件区域151。锯片穿透TSV157。根据一些实施例，图2E示出了分离操作之后的单独管芯165。在分离之后，每个TSV157都被分为两半，半个TSV157’位于各个管芯165的侧壁上。半个TSV157’还可以称作侧壁通孔(TsV) 157’。
[0043]根据一些实施例，如图2F所示，在分离操作之后，管芯165经由NCF159连接至载体170。载体170可以由为管芯165和后续的封装工艺提供支撑的多种材料制成。在一些实施例中，载体170由玻璃制成。然而，还可以使用诸如不锈钢的其它材料。
[0044]然后，在载体170上形成模塑料166以填充管芯165之间的空间。根据一些实施例，模塑料166的形成工艺涉及涂覆模塑料材料，随后进行退火工艺。根据一些实施例，如图2G所示，衬底150的背面经受诸如研磨工艺的减薄工艺以暴露衬底150的TsVsl57中的铜层156。
[0045]根据一些实施例，如图2H所不,在暴露铜层156之后，在暴露铜层156的背面之上形成钝化层171。在一些实施例中，钝化层171由SiN制成，并且通过低温化学汽相沉积(LTCVD)工艺形成。在一些实施例中，LTCVD的沉积温度在大约160°C至大约250°C的范围内。如下所述，钝化层171被图案化来为随后形成的RDL形成开口。
[0046]然后，在钝化层171之上形成扇出再分布结构172。图2H示出了再分布结构172延伸到管芯165的边界外以扩展连接性；因此，再分布结构172被描述为扇出再分布结构172。再分布结构172包括一个或多个再分布层(RDL)，其也称作后钝化互连(PPI)。图2H示出了两个通过钝化层175分离的再分布层173和174。再分布层173和174由诸如铜、铜合金的导电材料或其它可应用材料制成。在一些实施例中，为了形成再分布层173,先于再分布层173的形成而形成阻挡晶种层(未示出)。钝化层175由诸如聚酰亚胺、聚苯并恶唑(PBO)或苯并环丁烯(BCB)的聚合物制成。图2H示出了再分布层173接触TsVsl57’中暴露的铜层156。在图2H所示的实施例中，再分布层174包括铜柱176。在一些实施例中，在铜柱176之上形成焊料层(未示出)。
[0047]在一些实施例中，在RDL173与再分布层174之间的界面之间形成凸块下金属(UBM)层(未示出)，其包括铜柱215。UBM层还对用于形成铜柱215的钝化层175的开口侧壁加衬。在 2012 年 3 月 22 日提交的名为“Bump Structures for Mult1-Chip Packaging,”的美国申请13/427，753号(代理人案号为TSMC2011-1339)和2011年12月28日提交的名为 “Packaged Semiconductor Device and Method of Packaging the SemiconductorDevice，”的美国申请13/338，820号(代理人案号为TSMC2011-1368)中描述了再分布结构和接合结构以及它们的形成方法的实例。上述两项申请完全结合于此作为参考。
[0048]在形成再分布结构172之后，管芯和/或部件接合至再分布结构172。在一些实施例中，如图21所示，诸如电阻器或电容器的无源电子部件177接合至再分布结构172的再分布层173。焊膏178和焊料层179用于通过回流接合至无源电子部件177。尽管这里描述了无源电子部件177，但是在一些实施例中可以使用有源电子部件(半导体管芯)。
[0049]根据一些实施例，如图2J所示，在将无源电子部件177接合至再分布结构172之后，半导体管芯180接合至再分布结构172。半导体管芯180的凸块结构181接合至再分布结构172的铜柱176以形成接合结构182。如上所述，焊料层可存在于铜柱176之上。然后，根据一些实施例，如图2J所示，在管芯180与再分布结构172之间施加底部填充物183。可包括退火工艺以完成底部填充物183的形成。底部填充物183支撑管芯180并保护接合结构182。
[0050]根据一些实施例，如图2K所示，在形成底部填充物183之后，在管芯180、部件177以及再分布结构172的暴露表面之上形成模塑料184。根据一些实施例，模塑料184的形成工艺涉及涂覆模塑料材料，随后进行退火工艺。根据一些实施例，如图2L所示，图2K的载体170随后被翻转朝上，具有模塑料184的表面通过粘合层186胶合于载体185。载体185可以由各种材料制成，其可以为胶合于其的结构和后续封装工艺提供支撑。在一些实施例中，载体185可以由玻璃制成。然而，还可以使用诸如不锈钢的其它材料。
[0051]然后，从图2L的结构中去除载体170。根据一些实施例，如图2M所示，执行诸如研磨的减薄工艺以去除部分NCF159和模塑料166来暴露铜柱158。根据一些实施例，如图2N所示，随后在钝化层、暴露的铜柱158之上和NCF159周围形成扇出再分布结构187。再分布结构187延伸到管芯165的边界外以扩展连接性。再分布结构187包括一个或多个再分布层(RDL)，其也被称作后钝化互连(PPI)。图2N示出了两个通过钝化层191分离的再分布层188和189。再分布层188和189由诸如铜、铜合金的导电材料或其它可应用材料制成。在一些实施例中，为了形成再分布层188，先于再分布层188的形成而形成阻挡晶种层(未示出)。钝化层191由诸如聚酰亚胺、聚苯并恶唑(PBO)或苯并环丁烯(BCB)的聚合物制成。图20示出了再分布层188接触暴露的铜柱158。在图2N所示的实施例中，再分布层189包括接触垫192。根据一些实施例，同样如图2N所示，在接触垫192之上形成焊球190。在一些实施例中，焊球190用于球栅阵列(BGA)。
[0052]在再分布结构187之上形成焊球190之后，例如通过锯切来将器件封装195分割为单独的封装件。然后，去除粘合层186和载体185。根据一些实施例，图20示出了器件封装件195。
[0053]图3示出了根据一些实施例的器件(或管芯)封装件195的顶视图。器件封装件195包括位于两个管芯165之上的管芯180和两个部件177。如上所述，TsV157’中的铜层156(图3中未示出)用于在封装件195的上层中的管芯180和部件177与下层中的管芯165之间形成电连接。上述封装件195使用的部件仅仅是实例。不同数量的管芯可置于管芯165和180的层级。可以混合和匹配有源和无源部件以实现器件封装件的不同用途和性能。例如，上述器件封装195包括两个相同的管芯165，并且管芯180下方的两个管芯可以是具有不同器件的不同管芯。此外，诸如管芯180的上部管芯可以不止一个。此外，一个或两个无源电子部件可以替换为具有有源器件的半导体管芯。
[0054]利用TsV (或减半的TSV)将上部和下部管芯和部件的各种组合接合在一起以在管芯之间提供电连接。由于TsV位于下部管芯的边缘处，所以它们没有降低管芯中的器件区域的性能。此外，形成在下部管芯两侧的再分布结构中的RDL能够实现下部管芯之间以及上部与下部管芯之间的扇出和扇入连接。
[0055]在所述管芯边缘处使用通过将衬底通孔(TSV)锯为两半而形成的侧壁通孔(TsV)来形成管芯封装件的机制的各个实施例能够使各种半导体管芯和无源部件电连接以实现目标电性能。与TsV —起使用具有再分布层(RDL)的再分布结构能够实现电连接。由于TsV远离器件区域，所以器件区域不会经受TSV形成所引起的应力。此外，通过TsV电连接上部管芯与下部管芯增加了管芯封装件的面积利用率。[0056]在一些实施例中，提供了一种半导体管芯封装件。该半导体管芯封装件包括第一半导体管芯，其中形成有第一器件区域和第一侧壁通孔(TsV)。第一 TsV与器件区域分离，并且第一 TsV设置在第一半导体管芯的边缘处。半导体管芯封装件还包括在第一半导体管芯之上形成的第一导电结构。第一导电结构电连接至第一器件区域中的器件，并且物理接触第一半导体管芯的第一 TsV的第一端。半导体管芯封装件还包括形成在第一半导体管芯的与第一导电结构相对一侧的表面之上的第二导电结构。第二导电结构接触第一半导体管芯的第一 TsV的第二端。
[0057]在一些实施例中，提供了一种半导体管芯封装。该半导体管芯封装件包括第一半导体管芯，其中形成有第一器件区域和第一侧壁通孔(TsV)，并且第一 TsV与器件区域分离。第一 TsV设置在第一半导体管芯的边缘处。半导体管芯封装件还包括在第一半导体管芯之上形成的第一导电结构。第一导电结构电连接至第一器件区域中的器件，并且物理接触第一半导体管芯的第一 TsV的第一端。半导体管芯封装件还包括形成在第一半导体管芯的与第一导电结构相对一侧的表面之上的第二导电结构。第二导电结构接触第一半导体管芯的第一 TsV的第二端。半导体管芯封装另外包括第二半导体管芯，其中形成有第二器件区域和第二侧壁通孔(TsV)。第二 TsV与器件区域分离，并且第二 TsV设置在第二半导体管芯的边缘处。
[0058]在其它一些实施例中，提供了一种形成半导体管芯封装的方法。该方法包括靠近半导体衬底的边缘并远离半导体衬底的半导体管芯的器件区域形成硅通孔(TSV)。TSV中的导电材料延伸以在器件区域之上形成导电结构。该方法还包括锯切半导体管芯以使半导体管芯与半导体衬底的剩余部分分离，其中穿过TSV施加锯切。该方法还包括形成连接至导电结构的第一再分布结构，以及形成电连接至TSV的第二再分布结构。
[0059]尽管已经详细描述实施例及其优点，但是应该理解，在不背离通过所附权利要求所限定的实施例的精神和范围内本文可以进行各种改变、替换、和改进。此外，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应该理解，通过本公开内容，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
【权利要求】
1.一种半导体管芯封装件，包括: 第一半导体管芯，其中形成有第一器件区域和第一侧壁通孔(TsV)，所述第一 TsV与器件区域分离，并且所述第一 TsV设置在所述第一半导体管芯的边缘处； 第一导电结构，形成在所述第一半导体管芯之上，所述第一导电结构电连接至所述第一器件区域中的器件，并且物理接触所述第一半导体管芯的所述第一 TsV的第一端；以及第二导电结构，形成在所述第一半导体管芯的与所述第一导电结构相对一侧的表面之上，所述第二导电结构接触所述第一半导体管芯的所述第一 TsV的第二端。
2.根据权利要求1所述的半导体管芯封装件，其中，所述第一TsV部分地填充有导电材料。
3.根据权利要求1所述的半导体管芯封装件，其中，所述第一导电结构和所述第一TsV均包括导电材料。
4.根据权利要求3所述的半导体管芯封装件，其中，所述第一导电结构的导电材料的第一高度高于所述第一 TsV的导电材料的第二高度。
5.根据权利要求4所述的半导体管芯封装件，其中，所述第一高度在大约IOym至大约40 μ m的范围内。
6.根据权利要求4所述的半导体管芯封装件，其中，所述第二高度在大约0.35μπι至大约40 μ m的范围内。
7.根据权利要求1所述的半导体管芯封装件，其中，所述第一TsV的深度在大约30 μ m至大约250 μ m的范围内。
8.根据权利要求1所述的半导体管芯封装件，还包括: 第二半导体管芯，其中形成有第二器件区域和第二侧壁通孔(TsV)，所述第二 TsV与器件区域分离，并且所述第二 TsV设置在所述第二半导体管芯的边缘处。
9.一种半导体管芯封装件，包括: 第一半导体管芯，其中形成有第一器件区域和第一侧壁通孔(TsV)，所述第一 TsV与器件区域分离，并且所述第一 TsV设置在所述第一半导体管芯的边缘处； 第一导电结构，形成在所述第一半导体管芯之上，所述第一导电结构电连接至所述第一器件区域中的器件，并且物理接触所述第一半导体管芯的所述第一 TsV的第一端； 第二导电结构，形成在所述第一半导体管芯的与所述第一导电结构相对一侧的表面之上，所述第二导电结构接触所述第一半导体管芯的所述第一 TsV的第二端；以及 第二半导体管芯，其中形成有第二器件区域和第二侧壁通孔(TsV)，所述第二 TsV与器件区域分离，并且所述第二 TsV设置在所述第二半导体管芯的边缘处。
10.一种形成半导体管芯封装件的方法，包括: 靠近半导体衬底的半导体管芯的边缘并远离所述半导体管芯的器件区域形成硅通孔(TSV)，所述TSV中的导电材料延伸以在所述器件区域之上形成导电结构； 锯切所述半导体管芯以使所述半导体管芯与所述半导体衬底的剩余部分分离，其中穿过所述TSV施加所述锯切； 形成连接至所述导电结构的第一再分布结构；以及 形成电连接至所述TSV的第二再分布结构。
【文档编号】H01L21/768GK104009019SQ201310199157
【公开日】2014年8月27日 申请日期:2013年5月24日 优先权日:2013年2月27日
【发明者】萧景文, 林志伟, 张纬森, 胡延章, 潘国龙, 黄育智 申请人:台湾积体电路制造股份有限公司