半导体结构的制作方法

专利名称：半导体结构的制作方法
技术领域：
本发明涉及一种半导体装置，且特别涉及一种垂直的双极性晶体管，且 还特别涉及使用垂直的双极性体晶体管作为选择器，以感测存储器的状态。
背景技术：
相变化技术是一种极具发展潜力的下一世代存储器制造技术。此技术是
将硫族元素化合物(chalcogenide)半导体用于储存，其中硫族元素化合物半 导体也称为相变化材料，具有结晶态(crystalline state)与非结晶态(amorphous state)。当处于结晶态时，此相变化材料具有低电阻率，而在非结晶态中， 则具有高电阻率。 一般而言，此相变化材料在非结晶态与结晶态的电阻比约 大于1000，因此，相变化存储器装置在读取状态下甚少发生错误。此外，上 述硫族元素化合物在特定温度范围内，可以是稳定的结晶态及非结晶态，且 可通过电子脉冲在此两状态间前后调整。此外， 一种存储器装置一般称为相 变化随机存取存储器(phase change random access memory, PRAM)，其主要 利用硫族元素半导体中的相变化来操作。另一方面，相变化存储器具有小尺 寸的存储单元的优点，可用以形成高密度存储器。
改善PRAM装置的一个工程上的挑战，是需提供足够的编程 (programming)电流，来完成上述可逆的相变化。传统上，使用金属氧化物 半导体(MOS)装置作为PRAM装置的选择与编程的选择器(selector)。 然而， 一般而言，MOS装置具有相对较小的驱动电流，因而对其编程的可靠 度会有负面的影响。因此，优选使用双极性结晶体管作为PRAM装置的选择 与编程的选择器。
由于垂直的双极性结晶体管具有小尺寸与高扩充性(scalability)，所以 可被用来当作选择器。图1显示传统的垂直PNP双极性结晶体管2，其形成 于衬底12上。此外，垂直PNP双极性结晶体管2包含P型的集电极(collector) 6、形成于集电极6上的N型的基极(base) 8以及形成在基极8上的发射极
(emitter) 10。其中双极性结晶体管2被隔离结构4所围绕，此晶体管具有 上表面14，且上表面14的高度等于或低于隔离结构4的上表面16。
上述垂直的双极性结晶体管2的缺点之一，就是在集成电路的微縮化的 同时，也会降低隔离结构4的深度。因此，在45纳米及其以后的技术世代， 此隔离结构的深度会太小，而无法容纳所有上述的发射极10、基极8以及集 电极6。因而可能会发生严重的漏电流(leakage)。
因此，在现有技术中需要有一种垂直的双极性结晶体管，以利用其具有 小尺寸与高扩充性的优点，同时可克服上述现有技术的缺点。

发明内容
为克服上述现有技术的缺点，本发明提供一种半导体结构，包括衬底； 隔离结构，在该半导体衬底中，其中该隔离结构于该半导体衬底中定义区域； 第一半导体区，其至少一部分在通过该隔离结构所定义的该区域中，其中该 第一半导体区具有第一导电型；第二半导体区，在第一半导体区上，其中该 第二半导体区具有与第一导电型相反的第二导电型；以及具有第一导电型的 第三半导体区，在该第二半导体区上，其中该第三半导体区的至少一部分高 于该隔离结构的上表面。
上述半导体结构中，该第一导电型为P型，且该第二导电型为N型。 上述半导体结构还可包含电阻感测型存储单元，实质上选自由相变化
存储单元、自旋转移磁矩存储单元、磁性隧道结存储单元、穿隧磁阻存储单 元及巨磁阻存储单元所组成的族群。
上述半导体结构中，该第一半导体区与该衬底掺杂相同杂质浓度的相同 杂质。
上述半导体结构中，该第一半导体区具有上表面，该上表面实质上与该 隔离结构的上表面齐平。
上述半导体结构中，该第一半导体区具有上表面，该上表面高于该隔离 结构的上表面。
上述半导体结构中，该第一半导体区具有上表面，该上表面低于该隔离 结构的上表面。
上述半导体结构中，该第二半导体区具有上表面，该上表面低于该隔离
结构的上表面。
上述半导体结构还可包含硅化区，在该第三半导体区上。
上述半导体结构中，该第一半导体区与该衬底之间可具有界面，该界面 髙于该隔离结构的下表面。
上述半导体结构中，该界面与该隔离结构的下表面之间具有垂直距离， 该垂直距离不少于该隔离结构的深度的3/4。
本发明又提供一种半导体结构，包括半导体衬底；垂直的双极性晶体 管，其至少一部分在该衬底中，包括第一导电型的第一区域；第二区域，
在该第一区域上，其中该第二区域具有与该第一导电型相反的第二导电型； 以及具有第一导电型的第三区域，在该第二区域上，其中该第三区域的至少
一部分高于衬底的上表面。
上述半导体结构中，该垂直的双极性晶体管为PNP型晶体管。 上述半导体结构中，该垂直的双极性晶体管为NPN型晶体管。 上述半导体结构还可包含电阻感测型存储单元，其中该垂直的双极性 晶体管的发射极连接至该相变化存储单元的电极。
上述半导体结构中，该垂直的双极性晶体管实质上被介电材料所围绕。 本发明还提供一种半导体结构，包括半导体衬底；隔离结构，在该半 导体衬底中，其中该隔离结构于该半导体衬底中定义区域；第一P型区，其 至少一部分在通过该隔离结构所定义的该区域中；N型区，在该第一P型区 上；第二P型区，在该N型区上，其中该第二P型区的至少一部分高于该隔 离结构的上表面；硅化区，在该第二P型区上；以及电阻感测型存储单元， 包括第一电极，以电性连接至该硅化区；第二电极；以及电阻感测型元件， 介于该第一电极与该第二电极之间。
上述半导体结构中，该第一P型区的下表面高于该隔离结构的下表面。 上述半导体结构中，至少一部分的该隔离结构围绕至少一部分的该第一 P型区。
本发明能够克服现有技术的PRAM装置中隔离结构的深度小的缺点，改 善选择器的扩充性。


图1示出形成于衬底中的传统的垂直双极性结晶体管。
图2A至图9为一系列的按照本发明实施例所制造的垂直双极性结晶体 管的剖面图
图10至图13为本发明的实施例的变形例。 其中，附图标记说明如下 2 传统的垂直PNP双极性结晶体管；
6 集电极；
8 基极；
10 发射极；
14 双极性结晶体管的上表面； 16 隔离结构4的上表面； 12、 20~衬底； 4、 22 隔离结构；
24 P型区； 26 埋层氧化层；
28 N型层；
30 P型层；
32~PNP型双极性结晶体管； 34、 38、 48、 68、 70~介电层； 40H、司隔层；
36、 42、 44、 88 石圭化区； 50~开口 ； 51、 53~边界； 54 相变化存储单元；
62 下电极；
64 相变化元件；
66~上电极；
76 P型区24的上表面； 78~隔离结构22的上表面；
80 N型阱区； 82、 84 P型区； 86 N型区； 90 隔离区。
具体实施例方式
有关各实施例的制造和使用方式如以下详述。然而，值得注意的是，本 发明所提供的各种可应用的发明概念是依具体的各种变化来实施的，且在此 所讨论的具体实施例仅用来显示具体使用和制造本发明的方法，并非用以限 制本发明的范围。
本实施例所提供的为一种新颖的垂直双极性结晶体管结构及其形成方 法。以下通过各附图及例示说明本发明优选实施例的制造过程，随后讨论这 些优选实施例的差异。此外，在本发明各种不同的各种实施例和图示中，相 同的符号代表相同或类似的元件。
请参照图2A，其显示所提供的衬底20，此衬底优选为硅衬底。此外， 也可使用其他的半导体材料，例如硅锗(SiGe)及由第3族与第5族元素来 形成半导体。在此优选实施例中，在衬底20内轻掺杂有P型杂质。此外， 也可改为掺杂N型杂质。另一方面，隔离结构22形成于衬底20中，且隔离 结构22优选为浅沟槽隔离区(STI)，此隔离结构可与用以隔离金属氧化物 半导体(MOS)装置的浅沟槽隔离区的形成步骤同时形成。
区域24为P型区，且实质上被隔离结构22所围绕。在一实施例中，P 型区24包含与衬底20相同杂质浓度的相同杂质。因此，P型区24仅为衬底 20的附属区，且不需在P型区24的形成步骤中额外采取任何的动作。在其 他的实施例中，P型区24还掺杂P型杂质，使其具有高于衬底20的杂质的 浓度。在一具体实施例中，P型区24中的上述P型杂质的浓度约高于1016/cm3。 而在其他的实施例中，P型区24中的上述P型杂质的浓度则约介于1015/cm3 与102%1113之间。此外，P型区24与隔离结构22可使用任何顺序来形成。
P型区24的掺杂步骤优选通过离子注入来完成，然而，也可使用其他方 法例如扩散等一般方法来进行。此外，P型区24也可通过蚀刻衬底20，以 形成凹陷区来产生，且在此凹陷区内进行半导体材料的外延成长，其中在进
行此外延成长的同时，也掺杂P型杂质。在P型区24含有与衬底20不同的 掺杂物浓度的例子中，优选的P型区24的下表面高度等于或高于隔离结构 22的下表面高度，其中P型区24以虚线来表示。且P型区24的厚度T1， 更优选为不低于隔离结构22的深度D的3/4。在一替代实施例中，P型区24 的厚度T1约介于150nm与400nm之间。然而，本领域技术人员将可了解， 本说明书全文中所述尺寸仅为示例，且这些尺寸将可随着形成的技术的微縮 化(scaling)而縮小(scaled)。
图2B显示本发明的另一替代实施例，此实施例中使用绝缘层上覆硅 (silicon-on-insulator)的结构。其中隔离结构22可延伸至埋层氧化层26的 上表面。
图3显示N型层28与P型层30的形成歩骤，此两层均为半导体层。N 型层28与P型层30的材料可包含与P型区24相同的半导体材料。在此优 选实施例中，N型层28通过外延成长来形成。此外，也可使用例如批次式炉 管成长及原子层沉积等可形成结晶结构的其他方法，来形成N型层28。另一 方面，可在形成N型层28的同时，注入例如磷(P)及/或砷(As)等N型 杂质，也可在N型层28的形成步骤之后，以离子注入或扩散等方式掺杂N 型杂质。
之后，形成P型层30于N型层28上。此P型层30的形成方法可与形 成N型层28的方法相同，且在形成P型层30的同时，可掺杂例如硼(B) 及/或铟(In)等P型杂质。此外，也可在形成P型层30之后，注入P型杂 质。在一具体实施例中，N型层28具有浓度约介于1016/0113与10,ciT^之间 的杂质，而P型层30则具有浓度约不低于1027cm3、且优选约介于102Q/Cm3 与1022/()1113之间的杂质。在厚度方面，N型层28优选的厚度T2约不低于 200nm，例如约介于200nm与300nm之间，而P型层30的厚度T3约可介于 150nm与300nm之间，且更优选约介于200nm与250nm之间。
图4说明图案化N型层28及P型层30，以分别形成N型区28及P型 区30,因而形成PNP型双极性结晶体管(BJT) 32。其中P型区24、 N型 区28及P型区30分别作为PNP型双极性结晶体管32的集电极、基极以及 发射极。
图5A显示介电层34的形成步骤，介电层34可包含一般用于形成层间
介电层的材料，例如含碳材料。此外，也可使用氮化硅(silicon nitride)、 氮氧化硅(silicon oxynitride)及碳化硅(silicon carbide)或类似的材料。介 电层34优选以毯覆式形成大于N型区28与P型区30相加起来的厚度。随 后进行化学机械研磨(CMP)，以平坦化介电层34，因而露出P型区30。
在图6A中，可使用自对准金属硅化(self-aligned silicidation或salicide) 工艺来形成金属硅化区36于P型区30上，以改善其接触(contact)。如同 现有技术，可通过毯覆式形成薄的金属层，以形成金属硅化物，且加热此衬 底使得此金属层与露出的硅反应，而形成硅化层。接下来，使用会攻击金属 但不会攻击硅化物的蚀刻剂来除去未反应的金属。
图5B及图6B说明另一实施例，其中形成N型区28与P型区30的侧 壁间隔层。在图5B中，以毯覆式形成介电层38。介电层38可包含例如氮化 物(nitride)、氧化物及碳氧化合物(oxycarbide)或其组合的材料。此外， 介电层38的厚度以小于N型区28与P型区30相加起来的厚度为佳。
请参照图6B，蚀刻介电层38，且除去其水平的部分，于是介电层38所 余留下来的部分便形成间隔层40，此间隔层用以保护N型区28与P型区30 的侧壁。接下来，再形成硅化区36。
可理解的是，N型区28与P型区24分别作为PNP型双极性结晶体管 32的基极及集电极，因此，需要有接触电极(contact)以连接N型区28与 P型区24。图7A显示形成N型区28与P型区24上的硅化区的另一具体实 施例，其中图7A为平面的剖面图，其中此平面与图2至图6B的平面垂直。 在一具体实施例中，在形成如图3的结构之后，图案化N型层28与P型层 30，其中所形成的N型区28与P型区24，各自具有一部分露出在覆盖于其 上的区域之中。另一方面，图5B显示形成实质上与介电层38为同一层的介 电层。随后，除去此介电层的水平部分，而形成间隔层40。接下来，通过硅 化工艺在后续的工艺步骤中形成硅化区36、 42及44。
图7B显示进一步形成上述N型区与P型区的接触电极的实施例。在此 实施例中，形成N型阱区80于P型衬底20上。之后，形成隔离区90于N 型阱区80上，且将P型区82、 84以及N型区86分开，其中硅化区88用以 改善P型区82、 84以及N型区86的接触电极。此外，N型阱区80作为上 述的基极区，且N型区86则为此基极区的接触电极。另一方面，各自的P型区82及84可与N型阱区80及衬底20,形成PNP型晶体管，其中衬底 20作为集电极，且可制作连接至衬底20的连接部。
图8显示进一步形成N型区28与P型区30的实施例。请参照图8，形 成介电层48，再通过图案化介电层48，以形成开口50，其中P型区24的上 表面通过贯穿的开口 50而露出，且开口 50可小于P型区24，其具体的边界 51揭示如图示。此外，开口 50也可大于P型区24，如边界53所定义的区 域。随后连续地形成N型区28与P型区30，以实质上填入开口50，且所形 成的结构与图5A显示的结构相似。另一方面，N型区28与P型区30可通 过选择性的外延成长法及化学气相沉积法(CVD)来形成。之后，再形成硅 化区36。
图9显示连接电阻感测型存储单元(resistive sense type memory cell)至 现有步骤中所形成的结构的一具体实施例。此电阻感测型存储单元可选自相 变化存储单元、自旋转移磁矢巨存储单元(Spin transfer torque memory cell)、 磁性隧道结(magnetic tunnel junction, MTJ)存储单元、穿隧磁阻(tunneling magneto-resistance, TMR)存储单元及巨磁阻(giant magneto -resistance, GMR) 存储单元或类似的存储单元。此外，图9显示相变化存储单元54的形成步骤， 此存储单元54电性连接至硅化区36。本领域技术人员将可了解其他电阻感 测型存储单元的形成方法及连接方式。相变化存储单元54包含下电极62、 上电极66以及介于下电极62与上电极66之间的相变化元件64。另一方面， 形成介电层68及70以隔离相变化存储单元54。可以理解的是，相变化存储 单元具有许多种类，而相变化存储单元54仅为其中一种。
在一优选实施例中，下电极62通过沉积金属层形成，随后蚀刻此金属层 以形成所需的形状。在其他实施例中，下电极62可通过已知的双镶嵌工艺来 形成，此工艺包含形成介电层68、形成开口于介电层68中，以及填入例如 铜或铜合金的导电材料于此开口中。之后，使用化学机械研磨(CMP)，以 平坦化上述所填入的材料，最后此填入的材料余留下来的部分即为下电极 62。
接下来，随之形成相变化元件64及上电极66。相变化元件64可包含例 如优选为锗锑碲(GeSbTe)或化学计量材料(stoichiometric material)等一 般所使用的包含一种或多种的锗(Ge)、锑(Sb)及碲(Te)的硫族元素化 合物材料。在一具体实施例中，以毯覆方式形成相变化材料及上电极层。此 相变化材料及上电极层的形成方法可包括一般所使用的沉积方法，例如化学
气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或类似的方法。 随后进行伴随蚀刻工艺(例如各向异性干式蚀刻或选择性离子蚀刻(RIE)) 的光刻图案化工艺，以形成相变化元件64及上电极66。
在所形成的结构中，PNP型双极性结晶体管32作为控制相变化存储单 元54的操作方式的选择器(selector)。在读取、设定或重新设定的操作过 程中，施加控制电压至N型区28，且电流会流至相变化存储单元54。在设 定的操作中，PNP型双极性结晶体管32通过高电流，且加热相变化元件64 至高于其融化温度。随后快速下降此温度至低于其结晶温度，使得至少此相 变化元件64的一部分变成具有高电阻的非结晶态，因此相变化存储单元54 的状态会变成高阻值状态。而在重新设定的操作过程中，将PNP型双极性结 晶体管32通过足以加热相变化元件64的高电流，以加热此相变化元件至高 于其结晶温度，但低于其融化温度的温度，持续某特定期间，因而使得相变 化存储单元54回复至结晶态。
图10至图13显示此优选实施例的变形例。请参照图10， P型区24具 有上表面76，此上表面高于隔离结构22的上表面78。在此优选的实施例中， 通过进行外加的外延成长来提高P型区24的上表面76，且在外延成长工艺 中掺杂P型杂质。随后使用实质上与现有图示中所述的相同的方法，以形成 N型区28与P型区30。
图ll显示另一实施例，其中P型区24的上表面76低于隔离结构22的 上表面78。在此优选的实施例中，通过例如蚀刻工艺，以在P型区24的上 表面76形成凹陷(recessed)，随后再形成N型区28。在第一实施例中，在 填入上述凹陷后，继续形成N型区28，而使得N型区28的上表面80高于 隔离结构22的上表面78。在第二实施例中，如图12所示，当N型区28的 上表面80实质上与隔离结构22的上表面78齐平时，停止N型区28的形成 步骤。此外，在图ll及图12各自所显示的实施例中，也可使用离子注入的 方式形成N型区28，以代替在外延成长工艺中掺杂杂质的步骤。
图13显示本发明更进一步的实施例，其中形成低于隔离结构22的上表 面78的N型区28，且一部分的P型区30也低于隔离结构22的上表面78。
再次使用现有所述的方法，通过在P型区24的上表面76形成凹陷的方式来 形成N型区28，随后外延成长半导体材料，且在外延成长的同时掺杂杂质。 此外，也可通过离子注入的方式来形成N型区28。
在现有图示中的实施例中，形成PNP型晶体管。本领域技术人员将可理 解，也可使用相似的工艺步骤来形成NPN型晶体管，其中衬底20、区域24、 28及30的导电型是反向的，且本领域技术人员将可了解相关的工艺步骤。
本发明的实施例具有许多优点。因为至少部分的上述垂直晶体管高于个 别的隔离结构的上表面，所以即使隔离结构的深度低于垂直晶体管的厚度， 仍可形成垂直晶体管。因此，即使在集成电路的技术等级下降至45纳米以下 时，也可使用垂直的双极性晶体管结构。由此可知，以垂直的双极性晶体管 所形成的选择器，可改善其扩充性。
虽然本发明己以优选实施例揭示如上，然而这并非用以限定本发明，任 何本领域技术人员，在不脱离本发明的精神和范围内，应当能够进行改动与 修改，因此本发明的保护范围当以所附权利要求范围为准。
权利要求
1.一种半导体结构，包括衬底；隔离结构，在该半导体衬底中，其中该隔离结构于该半导体衬底中定义区域；第一半导体区，其至少一部分在通过该隔离结构所定义的该区域中，其中该第一半导体区具有第一导电型；第二半导体区，在第一半导体区上，其中该第二半导体区具有与第一导电型相反的第二导电型；以及具有第一导电型的第三半导体区，在该第二半导体区上，其中该第三半导体区的至少一部分高于该隔离结构的上表面。
2. 如权利要求1所述的半导体结构，其中该第一导电型为P型，且该第 二导电型为N型。
3. 如权利要求1所述的半导体结构，还包含电阻感测型存储单元，实 质上选自由相变化存储单元、自旋转移磁矩存储单元、磁性隧道结存储单元、 穿隧磁阻存储单元及巨磁阻存储单元所组成的族群。
4. 如权利要求1所述的半导体结构，其中该第一半导体区与该衬底，掺 杂具有相同杂质浓度的相同杂质。
5. 如权利要求1所述的半导体结构，其中该第一半导体区具有上表面， 该上表面实质上与该隔离结构的上表面齐平。
6. 如权利要求l所述的半导体结构，其中该第一半导体区具有上表面， 该上表面高于该隔离结构的上表面。
7. 如权利要求1所述的半导体结构，其中该第一半导体区具有上表面， 该上表面低于该隔离结构的上表面。
8. 如权利要求7所述的半导体结构，其中该第二半导体区具有上表面， 该上表面低于该隔离结构的上表面。
9. 如权利要求1所述的半导体结构，还包含硅化区，在该第三半导体 区上。
10. 如权利要求1所述的半导体结构，其中该第一半导体区与该衬底之间具有界面，该界面高于该隔离结构的下表面。
11. 如权利要求io所述的半导体结构，其中该界面与该隔离结构的下表面之间具有垂直距离，该垂直距离不少于该隔离结构的深度的3/4。
12. —种半导体结构，包括 半导体衬底；垂直的双极性晶体管，其至少一部分在该衬底中，包括 第一导电型的第一区域；第二区域，在该第一区域上，其中该第二区域具有与该第一导电型相反的第二导电型；以及具有第一导电型的第三区域，在该第二区域上，其中该第三区域的 至少一部分高于衬底的上表面。
13. 如权利要求12所述的半导体结构，其中 该垂直的双极性晶体管为PNP型晶体管。
14. 如权利要求12所述的半导体结构，其中该垂直的双极性晶体管为NPN型晶体管。
15. 如权利要求12所述的半导体结构，还包含电阻感测型存储单元，其中该垂直的双极性晶体管的发射极连接至该相变化存储单元的电极。
16. 如权利要求15所述的半导体结构，其中该垂直的双极性晶体管实质 上被介电材料所围绕。
17. —种半导体结构，包括半导体衬底；隔离结构，在该半导体衬底中，其中该隔离结构于该半导体衬底中定义 区域；第一 P型区，其至少一部分在通过该隔离结构所定义的该区域中； N型区，在该第一P型区上；第二P型区，在该N型区上，其中该第二P型区的至少一部分高于该隔 离结构的上表面；硅化区，在该第二P型区上；以及 电阻感测型存储单元，包括第一电极，以电子连接至该硅化区；第二电极；以及电阻感测型元件，介于该第一电极与该第二电极之间。
18. 如权利要求17所述的半导体结构，其中该第一 P型区的下表面高于该隔离结构的下表面。
19. 如权利要求17所述的半导体结构，其中至少一部分的该隔离结构围 绕至少一部分的该第一 P型区。
全文摘要
一种半导体结构，包括衬底；隔离结构，在半导体衬底中，其中隔离结构在半导体衬底中定义区域；第一半导体区，其至少一部分在通过隔离结构所定义的该区域中，其中第一半导体区具有第一导电型；第二半导体区，在第一半导体区上，其中第二半导体区具有与第一导电型相反的第二导电型；以及具有第一导电型的第三半导体区，在第二半导体区上，其中第三半导体区的至少一部分高于隔离结构的上表面。本发明能够克服现有技术的PRAM装置中隔离结构的深度小的缺点，改善选择器的扩充性。
文档编号H01L27/04GK101174624SQ20071012629
公开日2008年5月7日 申请日期2007年6月29日 优先权日2006年10月31日
发明者李传英, 邓端理 申请人:台湾积体电路制造股份有限公司