利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管的制作方法
【技术领域】
[0001]本发明涉及一种功率集成电路，具体来说，涉及利用深扩散区在单片功率集成电路中制备JFET和LDMOS晶体管。
【背景技术】
[0002]高压应用的单片功率集成电路(PIC)有时集成在一个结型场效应晶体管(JFET)和一个横向双扩散金属-氧化物-半导体(LDMOS)晶体管上。例如，在功率集成电路中引入JFET器件，用作启动电路中的常开通器件。JFET器件的漏极端连接到电源源极端(例如12V)，栅极端接地，源极端连接到负载的电压源节点。当电源升高时，JFET在漏极端和源极端之间的通道中传导的电流，为负载的特定电路提供电源。当负载的电源节点(源极端)达到负载所需的电源电压(例如5V)时，JFET通道被夹断，JFET器件断开。JFET器件因其良好的夹断性能，能够确保下游电路到JFET的源极端不受电源高电压的影响，因此常用于常开通器件应用。
[0003]同时，LDMOS晶体管因其高击穿电压特性以及与低压器件的CMOS技术兼容等特点，常用于高压应用(20至500伏)。通常来说，LDMOS晶体管包括一个多晶硅栅极、一个形成在P-型本体区中的N+源极区，以及一个N+漏极区。通过N漂流区，使N+漏极区与多晶硅栅极下方的本体区中的通道分开。众所周知，增大N漂流区的长度，可以使LDMOS晶体管的击穿电压相应地增大。
[0004]当JFET器件和LDMOS晶体管制备在同一集成电路上时，要使两种器件的性能达到最优，同时保持合理的制备工艺有效成本有一定难度。图1表示在一个示例中，在同一个半导体衬底上制备的含有JFET和LDMOS晶体管的功率集成电路的剖面图。当利用相同的制备工艺制备JFET I和LDMOS器件2时，必须使用制备工艺中相同的扩散区制备器件。尤其是在LDMOS制备工艺中集成JFET的传统方法，使用LDMOS的P-型本体(P-本体)区4制备栅极区。然而，P-本体注入适用于通道中的阈值电压和LDMOS晶体管的额定击穿电压。用作JFET器件栅极区的同一个P-本体注入物，可能无法产生夹断晶体管通道所需的夹断电压。例如，当优化P-本体注入物适用于LDMOS晶体管阈值电压和击穿电压时，JFET器件的阈值电压可能达到20V或以上，才能夹断JFET传导通道，这对于耦合JFET为5V工作电压的电路供电的情况来说是不愿出现的。因此，在一个功率集成电路中同时优化JFET器件和LDMOS晶体管，是十分困难的。
【发明内容】
[0005]本发明的目的是提供一种功率集成电路，其能同时优化JFET器件和LDMOS晶体管，使两种器件的性能达到最优，同时保持合理的制备工艺及有效成本。
[0006]为达到上述目的，本发明提供了一种功率集成电路，包括:
一个第一导电类型轻掺杂的半导体层； 一个结型场效应晶体管(JFET)器件，形成在第一部分半导体层中以及第二导电类型的第一深阱中，JFET器件包括利用第一导电类型的第一本体区制成的栅极区、形成在栅极区对面的第二导电类型的源极和漏极区、形成在栅极区以外的源极区和漏极区之间的第一深阱区域中的JFET器件的通道；
一个双扩散金属-氧化物-半导体(LDMOS )晶体管，形成在第二部分半导体层中和第二导电类型的第二深阱中，LDMOS晶体管包括形成在第二深阱中的第一导电类型的第二本体区、栅极电极、源极区、以及与漏极区电接触的漏极漂流区(a drain drift), LDMOS晶体管的通道形成在源极区和漏极漂流区之间的第二本体区中，其中第二本体区用于优化LDMOS晶体管的阈值电压和击穿电压，第一和第二本体区具有相同的掺杂浓度和深度；
一个第一深扩散区，形成在第一本体区下方的第一深阱中，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；以及
一个第二深扩散区，形成在第二本体区下方的第二深阱中，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场(RESURF)结构。
[0007]上述的功率集成电路，其中，LDMOS晶体管还包括:
所形成的栅极电极部分重叠本体区，并通过栅极电介质层，与半导体本体绝缘；
第二导电类型的源极区，形成在栅极电极第一边上的第二本体区中；以及
第一导电类型的漏极漂流区，形成在第二深阱中；以及
一个形成在漏极漂流区中的漏极区，漏极区包括第二导电类型的第一阱。
[0008]上述的功率集成电路，其中，半导体层包括:
一个第一导电类型的半导体衬底；以及
一个第一导电类型的外延层，其形成在半导体衬底上。
[0009]上述的功率集成电路，其中，利用含有相同掺杂剂量和相同注入能量的相同制备工艺，制备第一和第二本体区，选择合适的注入剂量和注入能量，以优化LDMOS晶体管的阈值电压和击穿电压。
[0010]上述的功率集成电路，其中，利用相同的制备工艺以及相同的掺杂浓度和深度，制备第一和第二深扩散区，第一和第二深扩散区的掺杂浓度大于第一和第二本体区。
[0011]上述的功率集成电路，其中，第一和第二深扩散区具有分级的掺杂结构，掺杂浓度从各自本体区附近的第一或第二深扩散区的第一边，降至远离各自本体区的第二边。
[0012]上述的功率集成电路，其中，第一深扩散区的宽度与第一本体区一致，或延伸到第一本体区以外，在第一本体区两边上。
[0013]上述的功率集成电路，其中，第一深扩散区与漏极区之间的距离为第一距离，与源极区之间的距离为第二距离，第一距离大于第二距离。
[0014]上述的功率集成电路，其中，第二深扩散区的宽度与第二本体区一致，或者朝向漏极漂流区，延伸到第二本体区以外，或者在漏极漂流区下方延伸。
[0015]上述的功率集成电路，其中，第一导电类型为P-型，第二导电类型为N-型。
[0016]上述的功率集成电路，其中，该功率集成电路还包括:
一个第一导电类型的第一掩埋层，形成在外延层和半导体衬底之间的第一部分半导体层中；以及
一个第二导电类型的第二掩埋层，形成在外延层和半导体衬底之间的第二部分半导体层中。
[0017]本发明还提供了一种制备功率集成电路的方法，包括:
制备一个第一导电类型的半导体层，并且轻掺杂；
制备一个第二导电类型的第一深阱，在第一部分半导体层中；
制备一个第二导电类型的第二深阱，在第二部分半导体层中；
在第一深阱中，制备第一导电类型的第一本体区，第一本体区为结型场效应晶体管(JFET)器件的栅极区；
在第二深阱中，制备第一导电类型的第二本体区，第二本体区构成一个双扩散金属-氧化物半导体(LDMOS)晶体管的通道，其中第二本体区用于优化LDMOS晶体管的阈值电压和击穿电压，第一和第二本体区具有相同的掺杂浓度和深度；
在第一本体区下方的第一深阱中，制备第一深扩散区，并且与第一本体区电接触，第一深扩散区与第一本体区共同建立JFET器件的夹断电压；并且
在第二本体区下方的第二深阱中，制备第二深扩散区，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场(RESURF)结构。
[0018]上述的方法，还包括:
在第一部分半导体层中的栅极区对面，制备第二导电类型的源极和漏极区，JFET器件的通道形成在栅极区以外的源极区和漏极区之间的第一深阱区域中。
[0019]上述的方法，还包括:
制备栅极电极、源极区、漏极漂流区以及在第二部分半导体层中的