2用作N-型LDMOS晶体管器件。LDMOS晶体管器件12形成在N-型掩埋层28上的第二部分半导体层20中。LDMOS晶体管器件12形成在很深的深N-阱区30中。LDMOS晶体管器件12包括一个横向通道，形成在栅极电极42下方的P-本体区34中，栅极电介质层使横向通道与栅极电极绝缘。N+区36和P+区38形成在P-本体区34中，分别作为源极区和本体接触区。漏极区形成在N+区36中，N-漂流区40使N+区36与通道区分隔开。电介质层44形成在半导体层20上，电介质层44中的开口用于连接N+和P+扩散区。这样就可以形成LDMOS晶体管12的源极、漏极和本体端。
[0042]在本实施例中，LDMOS晶体管12的N+漏极区形成在N-阱32中。在LDMOS晶体管12的漏极区使用N-阱，可以降低晶体管的漏极电阻，优化击穿电压。
[0043]在制备功率集成电路10的过程中，选择P-本体区34的注入剂量和注入能量，使LDMOS晶体管获得所需的阈值电压和击穿电压。当使用相同的P-本体区34制备JFET器件的栅极区时，无法优化JFET器件。例如，如果P-本体区过窄，可能导致JFET器件具有的夹断电压过高。
[0044]在本发明的实施例中，深扩散区50的导电类型与LDMOS本体区相同，深扩散区50形成在JFET器件11和LDMOS晶体管12中，并且位于P-本体区34下方。在一些实施例中，每个深扩散区50都与其所在的P-本体区34电接触。在其他实施例中，深扩散区50与P-本体区34分隔开，保持浮动，但是通过一个耗尽区，连接到P-本体区34上，耗尽区形成在深扩散区50和P-本体区34之间的深N-阱30中。深扩散区50和P-贴标签34之间的耗尽区，可以由半导体材料的内建电势形成，或者由偏置的栅源电压形成。在一些实施例中，利用一个单独的掩膜高能注入过程，制备深扩散区50。重要的是，使用相同的深扩散区50，优化JFET器件11和LDMOS晶体管12。确切地说，配置深扩散区50，以优化JFET器件11的夹断电压，从而获得所需的夹断电压值。另外，相同的深扩散区50在LDMOS晶体管中构成RESURF (降低表面电场)结构，从而形成一个RESURF LDMOS,提高LDMOS的电阻Rds_A，并且改善器件可靠性。
[0045]在本发明的实施例中，深扩散区50的导电类型与LDMOS本体区的本体区导电类型相同。因此，深扩散区50为P-型扩散区。另外，深扩散区50的掺杂浓度大于P-本体区34。在某个实施例中，利用单独的高能注入工艺，制备深扩散区50，并且具有均匀的掺杂结构。在其他实施例中，可以利用两个或更多的高能注入工艺，制备深扩散区50，深扩散区50具有分级式掺杂结构。选择合适的掺杂剂量和能量，以适应JFET器件的夹断电压，提高LDMOS晶体管的Rds-A。
[0046]在本实施例中，利用两次高能注入工艺形成深扩散区50，并且形成一个分级式掺杂结构。在一些实施例中，掺杂浓度从半导体层的顶面开始向下逐渐降低。在一个实施例中，第一次注入工艺是对P-本体区使用125%的注入剂量和170%的注入能量；第二次注入工艺是对P-本体区使用125%的注入剂量和400%的注入能量。退火后，深扩散区50包括一个较重掺杂的顶层，以及一个较轻掺杂但是较深的底层。
[0047]在JFET器件11处，深扩散区50构成一个较深的栅极区，从而在深N-阱30中构成一个较窄的通道，使通道区在较低的夹断电压下夹断。按照这种方式，深扩散区50使JFET器件11的夹断电压调整至应用所需的电压水平。例如，当JFET器件11用作功率集成电路中的启动电路，将电源连接到下游电路时，电源可以是高压水平(例如12V)，下游电路需要较低的电路电压水平(例如5V)。JFET器件11适用于较低电路电压水平附近的夹断电压，例如4-5V，从而有效利用JFET器件保护下游电路。
[0048]在一些实施例中，JFET器件中的深扩散区50的横向尺寸与P-本体区34 —致。在其他实施例中，深扩散区50可以延伸到P-本体区上方。另外，在一些实施例中，深扩散区50位于远离JFET器件漏极区的地方，如图2所示。确切地说，深扩散区50位于源极区的N-阱附近，但是离漏极区的N-阱较远。在一些应用中，JFET器件的漏极连接到高压电源(例如20V)，而源极连接到低电路电压(例如5V)。因此，增大漏极区和深扩散区50之间的间距，有利于确保较高的击穿电压。源极区通常连接到较低电路电压，可以保持较低的击穿电压。因此，深扩散区50和源极区N-阱之间的间距，小于深扩散区50和漏极区N-阱之间的间距。
[0049]在LDMOS晶体管12处，深扩散区50构成一个RESURF结构，以扩散LDMOS晶体管的漏极区处的电场。在一些实施例中，深扩散区50提供两种维度的电场扩散，将高电场推向半导体层中远离表面的更深处。这样一来，LDMOS晶体管的可靠性得到提高。更确切地说，来自深扩散区50的电荷耦合导致N-漂流区40的掺杂浓度更大，因此深扩散区50降低了 LDMOS晶体管的电阻Rds-A。电场并没有在器件表面聚焦，从而提高了 LDMOS晶体管的可靠性。在一些实施例中，LDMOS晶体管器件的深扩散区50的横向尺寸与P-本体区34 —致。在其他实施例中，深扩散区50延伸到P-本体区上方，更加靠近N-漂流区40，以便更好地扩散电场。
[0050]图3表示依据本发明的实施例，在功率集成电路中的LMOS晶体管的剖面图。图3表示LDMOS晶体管的另一个实施例，LDMOS晶体管可以在功率集成电路中与图2所示的JFET器件集成。图2和图3中的类似元件都具有类似的参数，此处不再赘述。参见图3，LDMOS 62为圆形布局，N+源极和P-本体区34形成在中心，被栅极电极42和N-漂流区40包围。在本发明的实施例中，深扩散区50形成在P-本体区34下方，并且延伸到N-漂流区40下方。在N-漂流区40下方的那部分深扩散区50，表示为区域52。由于注入是通过很厚的场氧化层54进行的，因此深扩散区52的深度小于深扩散区50。深扩散区52延长了RESURF结构，进一步改善了 LDMOS晶体管的可靠性。
[0051]图3表示形成在N-型掩埋层28上的绝缘LDMOS晶体管。绝缘LDMOS晶体管可用于功率集成电路中的高端电路。在其他实施例中，删去N-型掩埋层，可以将图3所示的LDMOS晶体管制成非绝缘LDMOS晶体管。图4表示删去N-型掩埋层，用与图3所示的LDMOS晶体管相同的方式制备的非绝缘LDMOS晶体管。图4所示的非绝缘LDMOS晶体管72包括深扩散区50，以及延伸到N-漂流区40的那部分52。
[0052]在一些实施例中，以下制备工艺可用于制备图2所示的功率集成电路。首先，制备P-型衬底。然后，制备掩埋层。在有些情况下，可以选择制备N-型掩埋层，在没有N-型掩埋层的地方制备P-型掩埋层。随后生长外延层。制备深N-阱和N-阱。生长场氧化物，限定功率集成电路的有源区。制备P-本体区。在此时，如果可行的话，通过P-本体区和场氧化层，利用高能注入工艺，制备深扩散区。其余的处理工艺包括栅极氧化制备栅极氧化物，制备栅极电极以及制备N+和P+扩散区。
[0053]在本发明的可选实施例中，可以利用多外延层工艺代替高能注入，制备深扩散区。因此，将外延层制备至第一厚度，进行注入工艺，制备深扩散区。然后，制备外延层的剩余部分。在这种情况下，深扩散区掩埋在外延层中，其深度比要制备P-本体区的深度还大。在其他实施例中，通过多外延层和注入工艺，在深扩散区形成分级的掺杂结构。
[0054]在上述说明中，JFET器件和LDMOS晶体管器件都是N-型器件。本领域的技术人员应明确，可以利用导电类型相反的半导体材料和扩散区，制备P-型JFET器件和P-型LDMOS晶体管。