专利名称：用于扩频时钟系统的零延迟缓冲电路以及方法
技术领域：
本发明涉及一种用于扩频时钟(SSC)系统的零延迟缓冲电路及其方法，更具体地说，涉及具有基于延迟锁定环(DLL)的零延迟缓冲器的零延迟缓冲电路。
背景技术：
在改进计算机系统效率的现有技术中，通过增加时钟频率使中央处理单元(CPU)运行于更高的频率来增加处理速度是人们所期望的。增加时钟频率也就增加了计算机系统的频率，同样的，外设(例如，存储器，图形卡)也可以在更高的频率上运行。然而，随着时钟频率的增加，增加的峰值幅度导致电磁辐射(EMI)增加。结果，EMI限制了时钟频率在现有技术中的提高。
称作扩频时钟(SSC)的现有技术减少了EMI并且根据具有预定频率的调制波形图(modulation profile)调制时钟频率从而允许增加时钟频率。因为通过频率调制减小了幅度，所以EMI被减小因而允许时钟频率的增加。图1说明了未被调制的频谱能量分布3和现有技术SSC调频频谱能量分布1的异同。EMI减小的幅度Δ由调制量和SSC频谱能量分布1的形状确定。
图2说明了使用SSC技术的现有技术调制波形图9。SSC时钟在恒定频率时钟fnom的标称频率5和向下扩展频率(1-δ)fnom7间调制，其中δ表示作为标称频率fnom5的百分比的扩展幅度。调制波形图9决定SSC频谱能量分布1的形状。
图3说明了应用现有技术的SSC的现有技术计算机系统。在主板15上，SSC发生器11接收未调制的时钟输入信号并在第一锁相环(PLL)13中产生调频时钟信号。调频时钟信号传输到中央处理单元(CPU)17和外围设备电路板19。
图4说明了SSC发生器11的方框图。第一分频器49接收未调制时钟输入信号并产生给第一PLL(锁相环)13的输出。在第一PLL13中，第一鉴相器35接收第一分频器49的输出信号和来自反馈分频器43的输入信号，以产生提供未调制时钟输入信号和调频信号间相位差的度量的输出信号。第一电荷泵(charge pump)37接收第一鉴相器35的输出信号。然后第一电荷泵37响应于第一鉴相器35的输出信号产生电荷。当第一环路滤波器39接收到来自第一电荷泵37的电荷时，第一环路滤波器39产生DC电压输出。第一环路滤波器39的DC电压输出送到第一压控振荡器(VCO)41。第一VCO41产生输出信号给后分频器45和反馈分频器43。然后后分频器45产生传送到CPU 17和外围设备电路板19的调频时钟信号，并且反馈分频器43产生给第一鉴相器35的参考信号。
如图3所示，外设电路板19还处理零延迟时钟缓冲器21中的调频时钟信号，生输出时钟信号给外围设备23(如，SDRAM，加速图形端口等)。零延迟时钟缓冲器21包括第二PLL25。第二PLL25包括第二鉴相器和鉴频器27、第二电荷泵29、第二环路滤波器31和第二压控振荡器(VCO)33。
然而，现有技术的SSC技术存在各种缺陷。例如，由最大频率和最小频率间周期差值产生的抖动问题。因为输入时钟信号在调制周期上从未调制的频率偏移，所以在调制事件期间，在各个时钟周期上发生周期大小的变化。
在现有技术的SSC技术中还存在相位偏移(skew)问题，它是由于调频时钟信号和输出时钟信号间存在周期差。因为不能即时更新输出时钟，在来自主板15的调频时钟信号和输出给外围设备23的输出时钟信号间产生周期差值。周期差值的累积效应导致相当大的相位误差，被称作相位偏移。
现有技术的SSC技术的相位偏移和抖动可以通过尽量提高第二PLL25中反馈环的带宽以及最小化调频的输入-输出传输函数的相角来减小。图5和6说明了增加的反馈环带宽，减小的相角和减小的相位偏移之间的关系。然而，即使现有技术的SSC技术具有最优反馈环带宽和相角仍然存在抖动和相位偏移误差，如张，Michael T.的，Notes on SSC and Its Timing Impacts，(SSC注解和它的定时影响)Rev.1.0，1998年2月，1-8页文中所述，这里列出作为参考。因此，抖动和相位偏移问题限制了可以有现有SSC技术达到的时钟频率的改善。
此处结合参考了上述参考文献，在此作为另外的或可选择的细节、特征和/或技术背景的合适的出处。
发明内容
本发明的目的是至少解决上述现有技术问题和缺陷，并至少提供下文中所述的优点。
本发明的目的是提供一个改进的零延迟缓冲电路和相关方法。
本发明的另一个目的是提高效率。
本发明的另一个目的是最小化减少的电磁辐射(EMI)。
本发明的目的是最小化抖动。
本发明的另一个目的是最小化相位偏移误差。
本发明的另一个目的是最小化用于消除时钟相位偏移的延迟。
本发明的另一个目的是提供鉴相器消除相位模糊的问题。
一种零延迟缓冲电路，用于产生具有减小的EMI的输出时钟信号，包括扩频时钟(SSC)发生器电路用于接收输入时钟信号并产生调频时钟信号，和零延迟缓冲器电路接收并缓冲所述的调频时钟信号来产生输出时钟信号，零延迟缓冲电路对准调频时钟信号和输出时钟信号的相位，使得输出时钟信号和调频时钟信号间不存在相位差。
采用本发明的一种延迟锁定环电路还包括鉴相器，用于接收调频时钟信号，测量调频时钟信号和输出时钟信号间的相位差，并产生鉴相器输出；电荷泵电路，连接到鉴相器设备，其中电荷泵电路接收鉴相器的输出并产生电荷；环行滤波电路，连接到电荷泵，其中环行滤波电路接收电荷并产生DC(直流)电压输出；压控延迟链(VCDC)电路，连接到环行滤波和鉴相器，其中VCDC电路对准调频时钟信号和输出时钟信号间的相位。
采用本发明的一种鉴相器设备包括第一鉴相器电路，用来接收调频时钟信号并产生第一和第二脉冲信号，其中第一和第二脉冲信号分别表征调频时钟信号和输出时钟信号的上升沿和下降沿之一；第二鉴相器电路，用来接收调频时钟信号并产生第三和第四脉冲信号，其中第三和第四脉冲信号分别表征调频时钟信号和输出时钟信号的上升沿和下降沿之一；以及信号分频器，用于交替运行第一和第二鉴相器电路，第一鉴相器电路和第二鉴相器电路的存储状态被周期性的复位。
采用本发明一种方法包括步骤根据扩频调制产生调频时钟信号，其幅度小于输入时钟信号的幅度；并对准调频时钟信号和输出时钟信号的相位，用于消除输出时钟信号和调频时钟信号间的相位差。
本发明的附加的优点、目的和特征将一部分在随后的描述中给出，一部分根据随后的验证或可以从本发明的实践中让本领域的普通技术人员了解。具体的本发明可以实现和达到的目的和优点在所附权利要求书中给出。
通过以下借助附图将详细描述本发明，其中相同的标号表示相同的部件，并且在其中图1说明了现有技术扩频时钟(SSC)和非SSC时钟的基频谐波的频谱能量分布曲线。
图2说明了现有技术SSC的调频波形图；图3说明了现有技术SSC系统体系结构的方框图；图4说明了现有技术中有锁相环(PLL)电路的SSC发生器的方框图；图5和6说明了现有技术中SSC技术的反馈环带宽，相位角和相位偏移间的关系；图7a和7b说明了现有技术鉴相器的相位模糊问题；图8为根据本发明优选实施例的时钟恢复电路的方框图；图9为根据本发明优选实施例的延迟锁定环(DLL)电路的方框图；图10示出了根据本发明优选实施例的DLL电路的操作；图11a和11b示出了根据本发明优选实施例的时间-数字变换器(converter)(DLL)。
图12示出了根据本发明优选实施例的TDC的操作；图13示出了根据本发明的另一个优选实施例的DLL电路的方框图；图14示出了根据本发明的另一个优选实施例的DLL电路的操作；图15示出了根据本发明的另一个优选实施例的粗延迟线电路(coarsedelay line circuit)的方框图；图16示出了根据本发明的另一个优选实施例的有锁定检波器电路的控制器电路的方框图；图17说明了根据本发明的另一个优选实施例的粗调谐操作；图18说明了根据本发明的另一个优选实施例的细延迟线电路(fine delayline circuit)的方框图；
图19说明了根据本发明的优选实施例的鉴相器；以及图20说明了根据不发明的优选实施例的鉴相器的操作。
具体实施例方式
图8说明了根据本发明优选实施例的扩频时钟系统电路的方框图。其中包括主板83，SSC发生器73，PLL电路81和CPU 77。外设板75包括带有延迟锁定环(DLL)电路69的零延迟时钟缓冲电路68。零延迟时钟缓冲电路68接收来自SSC发生器73的调频时钟信号并给外设76(例如，SDRAM、加速图形端口等)提供输出时钟信号。DLL电路69包括鉴相器71、电荷泵72、环行滤波器73以及压控延迟链(VCDC)电路74。
图9根据本发明的优选实施例说明了DLL电路69的方框图。DLL电路69包括连接到第一寄存器87的第一时间-数字变换器(TDC)85，以及连接到第二寄存器91的第二TDC 89。第一和第二寄存器87、91连接到控制器93上，控制器93与第一粗延迟线电路95和第一细延迟线电路97相连。鉴相器71与电荷泵72和环行滤波器73相连，并且也和第一细延迟线电路97相连。第一细延迟线电路97还与时钟缓冲器99相连，时钟缓冲器99又与第二TDC 89和外设76相连。
在本发明的优选实施例方法中，鉴相器71接收来自SSC发生器73的调频时钟信号。然后鉴相器71检测调频时钟信号和输出时钟信号间的相位差，并输出脉冲信号给电荷泵72。电荷泵72根据来自鉴相器71脉冲信号产生电荷，并输出信号给环行滤波器73。接着环行滤波器73输出电压信号给VCDC电路74，其中由鉴相器71检测到的相位差被消除。接着VCDC电路74产生输出信号，传输给反馈环路和外设76。
在本发明优选实施例的方法中，VCDC电路74按如下方法运行。第一TDC 85接收并测量调频时钟信号的周期并将被测周期转换为第一数字输出信号。第一寄存器87接收并存储第一TDC 85的数字输出。第二TDC 89接收时钟缓冲器电路99的输出，并测量第一粗延迟线电路95和第一细延迟线电路97的总体延迟时间。总体延迟时间转换成第二数字输出信号，第二寄存器91接收并存储第二数字输出信号。控制器93接收来自第一和第二寄存器87、91的第一和第二数字输出信号，并产生控制信号传输给第一粗延迟线电路95。
图10说明了根据本发明的优选实施例的DLL电路69的操作。第一粗延迟线电路95延迟了基于控制信号的输出时钟信号并传送输出信号给第一细延迟线电路97。第一细延迟线电路97接收鉴相器71的输出并通过对准调频时钟信号和输出时钟信号的上升沿来精密调谐延迟。在本发明的另一个实施例中，用调频时钟信号和输出时钟信号的下降沿进行对准。
图11a和11b根据本发明的优选实施例说明了TDC。如图11a所示，TDC包括带有多个抽头的抽头延迟线101、多个采样器103和多路复用器105。如图11b所示，每个抽头101a包括缓冲器107a，用于接收输入信号并产生输出信号传送给随后的抽头101b和相应的触发门109a，用作样本103。触发门109a还接收该输入信号并产生输出样本信号。每个延迟抽头101a串联到随后的延迟抽头101b上，并且最后的延迟抽头连到多路复用器105。同样，各输出样本信号都连到多路复用器105。然后多路复用器产生数字输出信号。
图12说明了根据本发明的优选实施例的TDC的操作。通过计算在输入信号中的延迟抽头的数量测量输入信号的持续时间。在本发明的优选实施例中，第一TDC的输入信号是调频信号，第二TDC的输入信号是输出时钟信号。由于每个延迟抽头产生一个延迟的输入信号，在每个延迟线的抽头都产生的相应的延迟的边沿。从而，与延迟抽头101相连的D触发门109对该数据进行采样。当延迟时间小于输入信号持续时间时，采样器输出值置“1”。在图14中，延迟时间小于输入信号4个延迟抽头的时间间隔。因此，采样器输出置“1”直到T[5]，此时采样器输出变换成“0”。采样器输出信号产生时间值，多路复用器105将此时间值变换成数字值。因此，时间值存储到寄存器87、91中。
图13说明了根据本发明优选实施例的DLL电路，其中第一和第二TDC85、89分别被延迟的脉冲发生器27和第二延迟电路29替换。第二延迟电路29包括第二粗延迟线电路31、第二细延迟线电路32和虚拟时钟缓冲器33，其基本上与包括第一粗延迟线电路95、第一细延迟线电路97和时钟缓冲器电路99的第一延迟电路30类似。此外，第二延迟电路29和第一延迟电路30在DLL电路25中共享相同的控制节点。最好虚拟时钟缓冲器33具有与时钟缓冲器电路99基本上相同的延迟。因此，第二延迟电路29的标称延迟接近于调频时钟信号iCLK和输出时钟信号oCLK间的延迟。
图14说明了根据本发明的另一个优选实施例的DLL电路的操作。延迟的脉冲发生器27的输入表示成id_CLK，而IDIV_CLK和div_CLK[i]分别代表延迟的脉冲发生器27的第一和第二输出，延迟的脉冲发生器27连接到第二延迟电路29，其中i等于第二输出信号数量。虚拟延迟组件26a、26b与第一延迟电路29输出oREP_CLK的延迟匹配。延迟的脉冲发生器27的每个传送给控制器93的输出div_CLK[i]与延迟的调频时钟信号id_CLK的上升沿对准。附加的延迟元件137a、137b、137c、137d串联用来延迟虚拟时钟缓冲器电路33的输出。最好，两个延迟元件137a、137b是虚拟延迟元件26a、26b的对应部件，输出oREP_CLK。
图15说明了第二粗延迟线电路31的方框图。N1多路复用器63从多个抽头中选择一个抽头，例如选择抽头61，并且被选择的抽头61输入到第二细延迟线电路32。与多路复用器63相连的向上(UP)计数器控制抽头选择。UP计数器在粗调谐操作期间将被选择的抽头61向延迟时间增加的方向移动，并初始化到在粗调谐操作开始具有一个最小值。因此，仅用向上计数器就可能实现相位锁定，并不需要向上/向下计数器。结果，通过使用少数或最少数目的抽头61用于相位锁定就可以减少抖动。
图16说明了根据本发明的另一个优选实施例的控制器93的方框图。每个锁定检波器64…64n包括第一和第二D触发器65a、65b接收第二延迟电路29的第一和第二输出oREP1_CLK、oREP2_CLK并与延迟的脉冲发生器27的第一输出div_CLK[1]比较。锁定检波器的数量最好等于第二输出信号div_CLK[i]的数量，第二输出信号div_CLK[i]是从延迟的脉冲发生器27传送到控制器93。两个延迟的输出oREP1_CLK、oREP2_CLK形成取样窗口，指示完成粗锁定过程。因为粗锁定过程在延迟的调频时钟信号id_CLK附近定位延迟的输出oREP_CLK，在每个D触发器65a、65b的取样值彼此不同时完成粗锁定过程。
每个D触发器65a、65b的输出输入到或非门67，或非门67的输出形成锁定检波器64的输出C_LOCK[1]。每个锁定检波器输出C_LOCK[i]输出到(N+1)输入与门131相应的输入节点，该与门连接到向上计数器133。当锁定检波器输出C_LOCK[i]中的一个为零时向上计数器133被禁止。并且当oSP_CLK从低到高的转变增加第二延迟电路oREP_CLK的输出延迟时向上计数器133值增加。第二延迟电路29的第二延迟的输出oREP2_CLK被延迟来产生输出oSP_CLK，oSP_CLK作为运行向上计数器133所需的定时沿。
第二延迟电路29延迟的输出oREP_CLK的最初延迟时间应该小于完成粗锁定所需要的最后一个延迟的脉冲的延迟时间。否则不能实现粗锁定因为没有锁定检波器64输出C_LOCK[i]等于零。第二延迟电路29的延迟的输出oREP_CLK的延迟时间应该小于延迟脉冲发生器27输出IDIV_CLK的延迟时间的一半，延迟脉冲发生器输出IDIV_CLK是第二延迟电路29的输入。运行速度以及对调频时钟信号iCLK和输出时钟信号oCLK时间的粗略估计决定了延迟脉冲的实际数目。
图17说明了粗调谐操作。此处，锁定窗口位于第一和第二延迟的脉冲发生器输出div_CLK[1]、div_CLK[2]间。因为锁定检波器电路64输出C_LOCK[i]等于1，第二延迟电路29输出oREP_CLK增加。几个比较周期后，div_CLK[2]在锁定窗口中，并且粗调谐操作停止。
图18说明了根据本发明的另一个优选实施例的第一细延迟线电路97的方框图。在完成第一粗延迟线电路95的粗调谐操作后，鉴相器71调节第一细延迟线电路71的延迟时间，以获得调频时钟信号iCLK和输出时钟信号oCLK间的相位锁定。鉴相器71产生向上和向下脉冲，脉冲的宽度取决于那两个信号的相位差。电荷泵电路72和附属的环行滤波器73将相位差变成控制电压。接着将细延迟线电路输出传送到时钟缓冲器99。
DLL电路的环行滤波器73通常是一阶，因此DLL电路的总环路也是一阶的。正如在本技术领域中公知的，一阶环路没有稳定性问题，因此DLL电路的环路带宽可以视需要足够大。因此当在SSC环境中DLL电路被用作零延迟缓冲器时，抖动和相位偏移可以最小化或减小。
此外，当现有技术的鉴相器应用到如图8所示的零延迟时钟缓冲器电路21时存在相位模糊问题。图7说明了现有技术的鉴相器电路27a的操作。鉴相器电路27a的操作直接受输入时钟信号ICLK和输出信号oCLK的一系列上升沿的影响。如图7a所示，鉴相器产生第一脉冲信号UP指示输入时钟信号ICLK的上升沿，并且产生第二脉冲信号DOWN指示输出时钟信号oCLK的上升沿，以计算相位差。当第一脉冲信号UP的脉冲宽度首先产生，相位跟踪在错误的方向进行。然而，图7b表明当第二脉冲信号DOWN先产生时相位跟踪在正确的方向进行。因此，在相关技术的鉴相器电路中可能导致不正确的相位差输出。
图19说明了根据本发明优选实施例的鉴相器71。鉴相器71包括与信号分频器电路相连的第一鉴相器电路和第二鉴相器电路。第一和第二鉴相器电路可以处于“复位”和“工作”模式，并且第一鉴相器电路的模式与第二鉴相器电路的模式必须不同，其中信号分频器的输出决定了它们的模式。
第一鉴相器电路包括第一和第二D触发器111、113、第一与门121和第一或门125，第二鉴相器电路包括第三和第四D触发器115、117、第二与门123和第二或门127。信号分频器电路包括第五D触发器119，它连接到第一鉴相器电路和第二鉴相器电路。
在第一鉴相器电路，第一D触发器111与调频时钟信号ICLK相连，并产生第一脉冲信号UP1，第二D触发器113与输出时钟信号oCLK相连，并产生第二脉冲信号DOWN1。第一和第二D触发器111、113都连接到第一或门125的输出和清零信号“1”。第一和第二脉冲信号UP1、DOWN1也是第一与门121的输入信号，第一与门121产生输出信号作为第一或门125的第一输入。
在第二鉴相器电路，第三D触发器115连接到调频时钟信号ICLK并产生第三脉冲信号UP2，第四D触发器117连接到输出时钟信号OCLK并产生第四脉冲信号DOWN2。第三和第四D触发器115、117还共同连接到第二或门127的输出和清零信号“1”。第三和第四脉冲信号UP2、DOWN2是第二与门123的输入信号，第二与门123产生输出信号作为第二或门127的第一输入。
为了设置第一和第二鉴相器电路的模式，第五D触发器119连接调频时钟信号ICLK的反相信号作为信号分频器电路。第五D触发器119产生第一分频器输出信号divQ和相反的第二分频器输出信号divQB。第一或门125的第二输入接收第五D触发器119的第一分频器输出信号divQ，用于决定第一鉴相器电路是处于“复位”模式还是“工作”模式，第二或门127的第二输入接收第五D触发器119的第二分频器输出信号divQB，用于决定第二鉴相器电路是处于“复位”模式还是“工作”模式。
图20说明了根据本发明优选实施例的鉴相器71的操作。当第五D触发器119的第一分频器输出信号divQ设置为“1”时，第五D触发器119的第二分频器输出信号divQB置为“0”。相应地，第一鉴相器电路置于“复位’’模式并且第二鉴相器电路置于“工作”模式，第一和第二脉冲信号UP1、DOWN1在第一时刻t1置为“0”。
当检测到调频时钟信号值为“1”时第二鉴相器电路产生第三脉冲信号UP2，并且当检测到输出时钟信号值为“1”时产生第四脉冲信号DOWN2。因此，电荷泵72根据鉴相器71产生的输入值产生输出信号。当第一和第二分频器输出信号divQ、divQB在第二时刻t2反向时，第一鉴相器电路置于“工作”模式，第二鉴相器电路置于“复位”模式。
采用本发明现有技术的改进的时钟恢复电路和方法具有各种优点。使用DLL的零延迟缓冲电路与现有技术的使用PLL的零延迟缓冲器相比固有地具有低抖动和低相位偏移。
此外，因为鉴相器的信号分频器周期性地复位第一和第二鉴相器电路来清除它们的存储值，以正确的方向执行相位跟踪。因此，消除了现有技术的相位模糊的问题。
前述的实施例和优点仅仅是示例性的而不应该解释为对本发明的限制。本发明可以很容易的应用到其他类型的装置。本发明的描述是说明性的，而不是用来限制权利要求书的范围。一些替换、修改和变动对于本领域的技术人员来说都是很容易理解的。在本权利要求书中，装置-加上-功能语句试图覆盖执行所述功能的结构，而不仅是结构上的等效物而且包括等效的结构体。
权利要求
1.一种扩频时钟(SSC)系统中的零延迟缓冲器电路，用于产生具有减少的电磁辐射(EMI)的输出时钟信号，包括SSC发生器电路，接收输入时钟信号并产生调频时钟信号；和零延迟缓冲电路，接收并缓冲所述调频时钟信号，以产生输出时钟信号，该零延迟缓冲电路对准调频时钟信号和输出时钟信号的相位，以使输出时钟信号和调频时钟信号间没有相位差。
2.如权利要求1所述的零延迟缓冲器，其中零延迟缓冲电路是一个延迟锁定环(DLL)电路，包括鉴相器设备，接收调频时钟信号和输出时钟信号，以产生指示调频时钟信号和输出时钟信号间相位差的鉴相器输出信号；电荷泵电路，连接到鉴相器设备，用于接收鉴相器输出信号并产生电荷泵信号；环行滤波器电路，接收电荷泵信号；和压控延迟链(VCDC)电路，连接到环行滤波器和鉴相器，其中VCDC电路对准调频时钟信号和输出时钟信号的相位。
3.如权利要求2所述的零延迟缓冲器电路，其中鉴相器电路还包括第一鉴相器电路，接收调频时钟信号并产生分别指示调频时钟信号和输出时钟信号上升沿和下降沿之一的第一和第二脉冲信号；第二鉴相器电路，接收调频时钟信号并产生分别指示调频时钟信号和输出时钟信号上升沿和下降沿之一的第三和第四脉冲信号；和信号分频器电路，交替操作第一和第二鉴相器电路在工作模式和复位模式之一。
4.如权利要求3所述的零延迟缓冲电路，其中第一鉴相器包括第一和第二逻辑门，第一逻辑门的输出连接到第二逻辑门的第一输入，并且第二逻辑门的第二输入连接到信号分频器电路的第一输出；第一触发器，连接到第一逻辑门的第一输入、一个恒定的信号和第二逻辑门的输出并且响应于所述调频时钟信号；和第二触发器，连接到第一逻辑门的第二输入、所述恒定信号，第二逻辑门的所述输出并响应于所述输出时钟信号，第二鉴相器电路包括第三和第四逻辑门，第三逻辑门的输出连接到第四逻辑门的第一输入，第四逻辑门的第二输入连接到信号分频器电路的第二输出；第三触发器，连接到第三逻辑门的第一输入、所述恒定信号和第四逻辑门的输出，并响应于调频时钟信号；和第四触发器，连接到第三逻辑门的第二输入、所述恒定信号和第四逻辑门的输出，并响应于输出时钟信号，和信号分频器电路包括第五触发器，连接到调频时钟信号和第二和第四逻辑门的输入。
5.如权利要求4所述的零延迟缓冲电路，其中第一和第三逻辑门是与逻辑门，并且第二和第四门是或逻辑门。
6.如权利要求2所述的零延迟缓冲电路，其中VCDC电路还包括延迟脉冲发生器，接收和延迟所述调频时钟信号，以产生延迟的调频时钟信号，并根据所述延迟的调频时钟信号产生第一输出信号和第二输出信号；第一延迟线电路，接收第一输出信号、控制信号和指示输出时钟信号和调频时钟信号间延迟的第二延迟线电路输出信号，并产生多个由控制信号控制的第三输出信号，其中第三输出信号指示输出时钟信号和延迟的调频时钟信号间的延迟；控制器电路，接收第二输出信号和第三输出信号并产生所述控制信号，其中所述控制信号指示第二输出信号和第三输出信号间的延迟；和第二延迟线电路，接收所述控制信号、调频时钟信号和鉴相器输出信号，以产生输出时钟信号和第二延迟线电路输出信号。
7.如权利要求6所述的零延迟缓冲电路，其中第一延迟线电路还包括第一粗延迟线电路，接收第一输出信号和所述控制信号并产生第一粗延迟线电路输出信号；第一细延迟线电路，接收第一粗延迟线电路输出信号和第二延迟线电路输出信号并产生第一细延迟线电路输出信号；和第一缓冲器电路，接收第一细延迟线电路输出信号并产生第三输出信号，并且第二延迟线电路包括第二粗延迟线电路，接收调频输出信号和所述控制信号并产生指示调频时钟信号和输出时钟信号间延迟的第二粗延迟线电路输出信号；第二细延迟线电路，接收第二粗延迟线电路输出信号和鉴相器输出信号并产生第二延迟线电路输出信号；和第二缓冲器电路，接收第二延迟线电路输出信号并产生输出时钟信号。
8.如权利要求7所述的零延迟缓冲电路，其中第一粗延迟线电路包括具有多个粗延迟单元的粗延迟线，所述多个粗延迟单元接收和延迟延迟的调频时钟信号并产生相应的多个粗延迟单元输出信号；和多路复用器，接收所述多个粗延迟单元输出信号和所述控制信号用来产生第一粗延迟线电路输出信号。
9.如权利要求7所述的零延迟缓冲电路，其中第二细延迟线电路包括具有多个细延迟线单元的细延迟线，所述多个细延迟单元接收粗延迟线电路输出信号和鉴相器输出信号，根据鉴相器输出信号来延迟第二粗延迟线输出信号，并产生第二延迟线电路输出信号。
10.如权利要求6所述的零延迟缓冲电路，其中控制器电路包括多个锁定检波器，接收第二输出信号和所述多个第三输出信号并产生相应的锁定检波器输出信号；逻辑电路，接收锁定检波器输出信号和延迟的第三输出信号并基于锁定检波器输出信号和延迟的第三输出信号产生所述第四输出信号；和计数器，接收第四输出信号并产生所述控制信号。
11.如权利要求10所述的零延迟缓冲电路，其中每个锁定检波器包括多个触发器，产生多个第五输出信号，其中每个触发器接收第二输出信号和所述多个第三输出信号中的一个，并产生所述多个第五输出信号中的一个；和或非逻辑门，接收第五输出信号并产生指示第二输出信号和第三输出信号间延迟的相应的锁定检波器输出信号中的一个，其中所述逻辑电路是一个与逻辑门。
12.一种延迟锁定环(DLL)电路，包括鉴相器器件，接收调频时钟信号和输出时钟信号，以产生指示调频时钟信号和输出时钟信号间相位差的多个鉴相器输出信号；电荷泵电路，连接到鉴相器器件，用于接收所述多个鉴相器输出信号并产生多个电荷泵信号；环行滤波器电路，接收电荷泵信号；和压控延迟链(VCDC)电路，连接到环行滤波器和鉴相器，其中VCDC电路对准调频时钟信号和输出时钟信号的相位。
13.如权利要求12所述的DLL电路，包括延迟的脉冲发生器，接收和延迟调频时钟信号，以产生延迟的调频时钟信号，并基于延迟的调频时钟信号产生第一输出信号和第二输出信号；第一延迟线电路，接收第一输出信号、控制信号和指示输出时钟信号和调频时钟信号间延迟的第二延迟线电路输出信号，并产生由所述控制信号控制的多个第三输出信号，其中第三输出信号指示输出时钟信号和延迟的调频时钟信号间的延迟；控制器电路，接收第二输出信号和所述多个第三输出信号并产生所述控制信号，其中所述控制信号指示第二输出信号和第三输出信号间的延迟；和第二延迟线电路，接收所述控制信号、修改的频率时钟信号和鉴相器输出信号，以产生输出时钟信号和第二延迟线电路输出信号。
14.如权利要求12所述的DLL电路，其中鉴相器设备包括第一鉴相器电路，接收调频时钟信号并产生第一和第二脉冲信号，其分别指示调频时钟信号和输出时钟信号的上升沿和下降沿之一第二鉴相器电路，接收调频时钟信号并产生第三和第四脉冲信号，其分别指示调频时钟信号和输出时钟信号的上升沿和下降沿之一；和信号分频器电路，交替运行第一和第二鉴相器电路在工作模式和复位模式之一。
15.如权利要求14所述的DLL电路，其中第一鉴相器电路包括第一和第二逻辑门，第一逻辑门的输出连接到第二逻辑门的第一输入，第二逻辑门的第二输入连接到信号分频器电路的第一输出；第一触发器，连接到第一逻辑门的第一输入、恒定信号和第二逻辑门的输出并且响应于调频时钟信号；和第二触发器，连接到第一逻辑门的第二输入、所述恒定信号和第二逻辑门的输出并且响应于输出时钟信号，第二鉴相器电路包括第三和第四逻辑门，第三逻辑门的输出连接到第四逻辑门的第一输入，第四逻辑门的第二输入连接到信号分频器电路的第二输出；第三触发器，连接到第三逻辑门的第一输入、所述恒定信号和第四逻辑门的输出并响应于调频时钟信号；和第四触发器，连接到第三逻辑门的第二输入、所述恒定信号和第四逻辑门的输出，并响应于输出时钟信号，并且信号分频器电路包括第五触发器，连接到调频时钟信号和第二和第四逻辑门的输入。
16.如权利要求15所述的DLL电路，其中第一和第三逻辑门是与逻辑门，第二和第四逻辑门是或逻辑门。
17.一种用于产生具有减小的电磁辐射(EMI)的输出时钟信号的方法，包括步骤基于扩频调制产生调频时钟信号，其具有幅值小于输入时钟信号的幅值；和对准调频时钟信号和输出时钟信号的相位，以消除输出时钟信号和调频时钟信号间的相位差。
18.如权利要求17所述的方法，其中对准步骤包括测量调频时钟信号的周期以产生第一延迟的调频时钟信号；测量输出时钟信号的周期；产生控制信号，指示表征第一延迟的调频时钟信号周期时间的数字信号和表征输出时钟信号周期时间的信号间的差值；基于所述控制信号延迟调频时钟信号的相位，以产生第二延迟的调频时钟信号；检测调频时钟信号和输出时钟信号间的相位差；和根据该相位差对准第二延迟的调频时钟信号的边沿。
19.如权利要求17所述的方法，其中检测相位差步骤包括接收调频时钟信号和输出时钟信号；检测调频时钟信号和输出时钟信号间的差值；检测调频时钟信号和输出时钟信号的上升沿和下降沿之一；当调频时钟信号的上升沿和下降沿之一被检测到时产生第一相位输出，当输出时钟信号的上升沿和下降沿之一被检测到时产生第二相位输出；和产生被分频的信号交替改变多个鉴相器电路。
20.一种相位检测设备，包括第一鉴相器电路，接收调频时钟信号并产生第一和第二脉冲信号分别指示调频时钟信号和输出时钟信号上升沿和下降沿之一；第二鉴相器电路，接收调频时钟信号并产生第三和第四脉冲信号分别指示调频时钟信号和输出时钟信号上升沿和下降沿之一；和信号分频器电路，交替操作第一和第二鉴相器电路在工作模式和复位模式之一。
21.如权利要求20所述的相位检测设备，其中第一鉴相器电路包括第一和第二逻辑门，第一逻辑门的输出连接到第二逻辑门的第一输入，第二逻辑门的第二输入连接到信号分频器电路的第一输出；第一触发器，连接到第一逻辑门的第一输入、恒定信号和第二逻辑门的输出并响应于调频时钟信号；和第二触发器，连接到第一逻辑门的第二输入、所述恒定信号和第二逻辑门的输出并响应于输出时钟信号，第二鉴相器电路包括第三和第四逻辑门，第三逻辑门的输出连接到第四逻辑门的第一输入，第四逻辑门的第二输入连接到信号分频器电路的第二输出；第三触发器，连接到第三逻辑门的第一输入、所述恒定信号和第四逻辑门的输出并响应于调频时钟信号；和第四触发器，连接到第三逻辑门的第二输入、所述恒定信号和第四逻辑门的输出，并响应于输出时钟信号，并且信号分频器电路包括第五触发器，连接到调频时钟信号和第二和第四逻辑门的输入。
22.如权利要求21所述的相位检测设备，其中第一门和第三逻辑门是与门，第二和第四逻辑门是或门。
23.如权利要求20所述的相位检测设备，其中信号分频器电路根据第五触发器的输出交替改变第一鉴相器电路和第二鉴相器电路的模式。
全文摘要
一种时钟恢复电路和一种用于减小电磁辐射(EMI)并增加可达到的时钟频率的方法，包括扩频时钟(SSC)发生器，接收输入时钟信号并产生调频时钟信号；和零延迟缓冲器电路，接收和缓冲所述的被加标记，以产生输出时钟信号的调制时钟频率。调频时钟信号和输出时钟信号是相位校准的，这样在输出时钟信号和调频时钟信号间就不存在相位差。时钟恢复电路还包括延迟锁定环(DLL)电路，用来减少现有技术的抖动和相位偏移特性；以及鉴相器电路，用于消除现有技术鉴相器的相位模糊问题。
文档编号H04L7/033GK1415137SQ00818134
公开日2003年4月30日 申请日期2000年11月11日 优先权日1999年11月18日
发明者李京浩, 朴畯培 申请人:李京浩