专利名称：基准时钟接口的电路装置和方法
目前借助于子模块建立特别用于交换设备的时钟发生器。对此子模块分别布置特殊的基准时钟类型。对此每个子模块具有仅仅一个参考时钟接口。目前通过人工调整实现对传输频率和电缆变体的匹配，主要在生产子模块时通过一次调整实现电平监控的报警阈值的确定。
本发明基于这个任务，给出形成基准时钟接口的另一个电路装置和附属方法。
从权利要求1或5的特征中得出该任务的解决。
本发明带来这样的优点，即实现各自基准时钟类型的自动匹配。
本发明带来这样的优点，即没有关于电缆变体的调整。
本发明带来这样的优点，已知不同的输入信号并且每个输入信号对于这个输入信号形成一个适配的阈值匹配用于取样输入信号。
本发明带来这样的优点，在没有另外电路费用或者在生产时没有特殊调整的情况下多个输入信号、象原子频率、PCM24恢复信号、PCM30恢复信号或在BITS应用中的DS1、用作输入信号。
本发明带来这样的优点，从输入信号中可以至少推导出第一信号用于推倒电平信息和第二信号的阈值调整，该第一信号同时用作时钟发生器的触发信号。
本发明带来这样的优点，在二元和三元的输入信号类型的情况下可以实施连续的频率监控和连续性监控。
本发明带来这样的优点，独立确定输入信号的频率并且选择象假信号和丢失信号一样的寄生干扰影响。
本发明带来这样的优点，通过量化同时可以确定抖动公差，在该公差的情况下还可以保证选择寄生的干扰影响。
从下面的、根据图的实施例详细阐述中可以看出本发明另外的特点。
图示
图1基准时钟接口的结构，图2一个图形，图3一个另外的图形，
图4在时钟生成单元中嵌入基准时钟接口，图5方框6电路图根据本发明通过下面指出的电路装置和附属方法描述在交换技术中特别适合于时钟发生器的全部无补偿的基准时钟接口的实现。
在图1中根据一个方框图指出了具有输入端IN+/IN-的普遍的基准时钟接口的结构。该方框图划分为第一模块B1和第二模块B2。
在第一模决B1、一个“物理接口”中、布置变压器，在该变压器上在变压器U的初级侧上存在的输入信号次级侧划分为第一信号S1和第二信号S2。输入端方面存在于变压器U上的信号ES例如可以是基准时钟信号。把第一信号S1供给第一信道K1、所谓的“电平”信道，把第二信号S2供给第二信道S2，所谓的“触发信道”。以第一信号S1检测电平信息(报警标准)，以第二信号S2依赖于从第一信号S1中获得的电平信息实现第二信号S2的触发或者取样。在变压器U的次级上在每个信道中一个过压保护EMV和一个阻抗匹配(Za)，二者共同形成在电路装置的输入端IN上连接的传输线的终端阻抗。
在第二模块B2中关于必需取样和独特提供的基准时钟信号预先规定一个单元用于确定对此必须的信息。第二模块B2也可以称作适配的数字系统。由第一模块B1在第一和第二信道K1、K2上提供的模拟信号分别在第二方框B2中在模决D1和D2中单独数字化。在模块D1和D2中布置一种具有匹配控制判断阈值的1位模/数转换器。由可编程的逻辑电路L、例如可编程的门阵列给该判定阈值提供一个包括时钟信号在内的控制信号。可编程的逻辑电路L使关于在该电路装置S的输入端上存在的基准时钟信号ES的取样和监控的最佳检测成为可能。借助于在第二模块B2中布置的组件处理器确定从电平信息中获得的标准。由微处理器μP和一个模块FW形成这个组件处理器。一个本机时钟发生器SYS CLK为基准时钟接口提供时钟和时间信号使用。第二模块B2具有一个逻辑模块L，在该模块中集成了第一处理单元V1用于适配的电平监控、第二处理单元V2用于第一信号的适配的阈值调整和第三处理单元V3用于输入信号ES的时钟信号匹配。在第三处理单元V3中实现与输入信号的形式一致的时钟信号预处理。
为了可以驱动具有不同标准化的电缆变体的基准时钟接口，确定最佳的电缆输入阻抗(电缆终端)。在确定输入阻抗的情况下注意，根据国际标准ITU-TG.703对于二个存在的阻抗类型75和120欧姆遵循大于15dB的反射损耗。从中得出，对于二种阻抗类型能够确定接近96欧姆的最佳输入电阻，因此对二种阻抗类型反射损耗为大约18dB。以在美国标准(Bellcore GR-499-CORE)中定义的、100欧姆±5％的终端测试阻抗对于在BITS应用中的DS1脉冲图形校准96欧姆的输入电阻。
对此特别有益是应用一个宽带的变压器U。通过应用宽带的变压器U可以在例如1··5(10)MHz的宽频带范围内保持输入电阻。在该电路装置上可以没有任何附加配置费用地连接从1MHz(原子频率)、1544kHz(PVM24恢复)、2048kHz(PCM30恢复)、5/10MHz(原子频率)直到1.5MB/s数据信号(在BITS应用中的DS1)的所有输入信号。
在电缆插头中通过相应布置输入端确定电缆变体。在一个对称120欧姆电缆的情况下在输入端IN+和IN-上连接二根导线。电缆屏蔽接在GND终端上。在同轴电缆应用的情况下在IN+上联接同轴电缆的信号导线，在GND上联接同轴电缆的电缆屏蔽。在电缆插头中短接输入端IN-和GND。
通过实现的兼容性二种电缆变体可以连接在任意的基准时钟输入端上。根据一个固定实现的输入电阻在电平监控时注意，测量的电平由于输入阻抗Rin＝95··96欧姆在75欧姆(同轴电缆)应用的情况下提高大约11％，在120欧姆应用的情况下(对称电缆)降低11％。
根据在图2中指出的信号图形按照2048kHz同步信号的ITU-TG.703和在图3中指出的信号图形按照1.5GB/s同步信号的BellCoreGR-499-CORE阐述了对数字化和其控制的要求。为了二个在图2和3中指出的图形可以彼此比较，分别仅仅描述了上面的一半脉冲。
根据ITU-TG.703和Bellcore GR-499-Core的二个系统原则上具有差别。必需直接在同步源的输出端上维持比如在图2中指出的图形(T3-图形)。该图形理解为正弦信号或者数字时钟信号(二值信号)。对于电平监控(报警检测)定义第一判定阈值P和滞后的第二判定阈值Q。第二判定阈值表明电平出错的报警主开关阈值。如果基准时钟输入端上的电平下降到第二判定阈值之下，下降的信号触发报警并且同时第二判定阈值提高到第一判定阈值P的电位。在基准时钟信号复位时实现电平报警撤销，其中判定阈值重新降低到Q电平。在电平P和Q之间必须有足够的间隔(滞后)，以便在波动与干扰电平的情况下始终保证报警的单值性。十分大的滞后定位非常远的Q电平。由此接受具有非常小的电平的基准时钟信号，这是有缺点的，因为非常小的电平易受干扰并且在数字化时附加造成增高的抖动。
在一个建立的集成时间源BITS系统中不同于TS图形在系统输入端DDF(数字分配帧)上检查脉冲图形，这意味着，连接电缆共同包括在检查中。存在的系统被设计用于直到6dB的电缆衰减。在数字方面通过在取样之后估算频谱密度定义电平出错的标准。该方法以适配的比较器阈值匹配(大约50％的当前幅度)为前提。在图3中指出的图形设计用于B8ZS编码的数字信号(三进值信号)。
在表1中指出了在二个上述信号形式(系统)之间的比较中报警准则的总结。表2补充指出了按照ITU-TG.775的标准要求或者适合于二种信号形式的、具有离散阈值的实际执行开始。
表1报警标准
表2报警阈值
1)与额定电平有关2)标准要求模拟方面没有监控3)到下一个较低的电平级的过渡对于T3的极限值P和Q在75Ω和120Ω电缆的情况下得出不同的阈值，因为在定义时以相同的信号功率为出发点。因此为此规定相关的标准。在执行开始中应用的固定阈值(对于二种阻抗是相同的)处在允许的限制内部(参见dB中的比较)。在转换时已经考虑±1dB的误差匹配。滞后大约为240mV。
为了达到同干扰电平的足够安全间隔，在“电平”信道上基准信号高变换1∶2。由于标准以Vos分列幅度，报警阈值以V简单地与附属电平以Vss1∶1进行比较。在“触发”信道上1∶1传输基准信号，并且进一步传输到数字化级。对于基准信号T3阈值始终处于0V(信号中间)。
离散的BITS极限值在此在这种情况下0dB、-3dB和-6dB(与额定电平有关)根据本发明结合连接在后面的脉宽控制满足1.5MB/s同步信号的最佳无误码取样的前提条件。
以这种形式适配地实现对于BUTS应用在阈值确定中的控制，在“电平”信道上首先幅度与阈值4.4V比较。测量值在按照ITU-TG.703的3.0Vos的额定值的情况下与2.7dB的电平一致。附属与此的0dB触发阈值处于1.70V(3.6Vos的最大幅度的大约50％)。如果电平不足够，则转换到下一个较低的3.4V电平值。1.15V的-3dB触发阈值(相当于4.4V的0dB极限的大约50％)属于此。如果电平始终还不足够，则触发阈值降低到0.85的-6dB极限(相当于3.4V的-3dB极限的准确的50％)。最低的触发阈值关于额定电平相当于模拟方面的-11dB(-9dB)的输入灵敏度(最小允许的电平)。在离散阈值的最佳化的情况下特别考虑基准信号的负上冲，如此在没有电平值的情况下可以进行该信号部分的取样。
连接在后面的脉宽控制应当检测并虑出配置的信号部分(预均衡)以及提高的电缆反射)。
以这个方法例如在一个三进制的BITS信号的情况下仅仅检测正的半个脉冲并且提供同步。
在图4中指出了在一个中央时钟发生器CCGES中嵌入一个基准时钟模块ER。在该描述中指出了与时钟发生器的处理器P连接的模块。对此处理器例如经过总线连接与逻辑模块L并且与存储模块SM连接。时基单元ZB不仅为处理器P、逻辑模块L和基准时钟模块ER提供时钟。逻辑模块L与多个接口单元2至n连接。根据另外的图详细阐述第一接口单元1，并且说明附属描述。在这个电路装置中由逻辑模块L、一个可编程的结构单元、例如一个区域可编程的门阵列(FPGA)给该电路装置的整个功能性提供与处理器P的连接。
在图5中阐述了第一或第二单元D1、D2与一个布置在其后面的可编程逻辑电路的相互作用。分别以一个例如集成在具有符号MAX916的结构单元中的比较器K可以形成在该电路装置的模拟和数字部分之间的接口。这个比较器K、一个二倍1位模/数转换器在有益的扩展中具有一个高输入灵敏度(大约2mV)以及直到50MS/s的高处理速度用于更好地处理存在的模拟信号。±5V的扩展输入电压范围允许应用所有标准化的基准时钟信号。40MHz量化时钟脉冲保证在1至10MHz之间的基准频率的安全取样。
可编程逻辑电路L经过一个低通滤波器LF为第一和第二信号S1、S2提供基准电压Uref1、2。对此低通滤波器使来自数/模转换器的电压跳变(阈值变换)变得平滑以及抑制象干扰、脉动等等的交流电压成分。由报警标准的时间参数确定低通滤波器LF的动态特性。例如电平报警的时间参数对于二个系统(T3和BITS)统一地设置为100μs。为了快速达到稳定的状态并同时为了实现尽可能大的低通作用，选择大约5μs的短低通时间长数。
数-模转换器DAC是可编程的逻辑电路L的一部分。例如在这里可考虑二种方法用于产生模拟电压以便通过转换为脉宽的DC内容的连续值控制。在第一方法中确定量化频率的高度的值扫描。这个方的优点在于提高适配的阈值控制的灵活性以及在于，经过仅仅一个传输线实现低通滤波器的控制。由此节省了外部元件、管脚和位置。
第二个在实施例中实现的方法允许通过可编程逻辑电路的多个静态控制信号限制在少量值上的离散值控制。按照表2每信道(电平和触发)主要应用三个离散的电压值，以便保证所有基准时钟信号的电平检测的功能。为此需要二个具有三个可能逻辑状态(L、H和高Z)的控制信号。在该方法中有益的是，关于动态对可编程的逻辑电路没有高要求，并且残余脉动不叠加基准电压。
由比较器K提供的第一和第二信号经受数字滤波dF，以便能够准确估算数字化的模拟信号。根据本发明的电路装置单独确定连接的基准信号的频率并且选择寄生的干扰效应比如假信号和丢失信号。通过量化同时确定抖动公差，在该公差的情况下寄生干扰效应的选择是安全的。
根据每基准时钟周期的40MHz量化时钟周期的数目根据表3检查并选择输入频率。
表3
1)在1.5MB/s“所有一个”BITS信号中的帧间隙数字滤波器dF的一个另外的功能是检查来自比较级的基准时钟信号的脉宽。在触发信道上实现峰值抑制并且当在到基准时钟接口的电缆连接上存在反射时在BITS信号的上面的一半脉冲上实现正确的单相。
逻辑控制电路SL给比较器级提供控制信号用于产生基准电压，这样逻辑结构单元L的控制逻辑电路SL实施通过μP接口的比较器级K的适配阈值控制。此外在考虑I/Q单元的渡越时间比的情况下由时钟模块CLK相位匹配地提供量化时钟。
同样通过控制逻辑电路SL实现在第一“电平”信道上数字已滤波的基准时钟信号(“触发信道)和电平测量信号传递给μP接口。
μP接口象在图1中指出的一样产生在可编程的逻辑电路L和组件处理器μP和FW之间的连接。由μP自己实施所有时间非临界的数学运算和时间测量。对此报警标准的确定和编码属于适配的阈值控制。
全部的基准时钟接口在这个布置中根据在图6中指出的电路图包含四个同样建立的信道。对于所有四个信道仅仅可编程的门阵列、例如FPGAXC4044XLA是公共的，该门阵列除了接口功能外兼有中央时钟发生器CCGES的全部时间临界的HW成分。
在控制输出端L1、2和T1、2上连接一个包括低通滤波器(LF)的一倍的DAC(数/模变换器)，该低通滤波器包括RC元件。在输出端Uref1和Uref2上低通作用由于以3值代码的控制是可变的。依赖代码的时间常数匹配于标准要求处于0.5…10μs的范围内。根据表4指出具有对各种不同阈值的分配的编码。
表4在图6中实现的阈值控制的编码
以±5V电源电压驱动比较器K。数字输入和输出端(CLKA、B和QA、B)以TTL电平工作，如此，如此在没有电平适配的情况下在3.3V的LV-CMOS中直接连接在第一模块上是可能的。仅仅借助于例如33欧姆的电阻串联高频方式地匹配连接线。MAX916的高阻模拟输入端(电平和触发)防止过电压峰值通过电阻R4、R5到达每个330欧姆电阻，因为内部的嵌位二极管仅仅允许有限的电流峰值。
二个例如215欧姆的电阻R2、R3与例如1k欧姆的电阻R1(直接在输入端上)一起实现95..96欧姆的基准时钟输入端的最佳的阻抗匹配(Za，图1)。Semtch公司的二个LCDA5结构单元借助于集成的Supressor二极管(TVS阵列)考虑足够的过电压保护。通过在该芯片中的串联Schottky二极管的集成实现非常低的负载容量，这显著改善基准时钟输入端的HF输入特性。
最后的结构单元是Pulse公司的接口变压器T1068。这个在SMD结构技术中的8倍的环形磁芯变压器特别研制用于1.5MB/s和2MB/s的数据传速率。该变压器包含四个具有＝1∶1的变压器(CT)和四个＝1∶2的变压器(CT)。通过突出的直到大约5MHz的高频特性四个高变换的变压器最适合于在基准时钟输入端中的应用。该功能可以扩展直到10MHz，其中忍受输入端反射的的变坏直到6dB。
权利要求
1.产生至少一个基准时钟的电路装置，具有一个第一模块(B1)，用于形成一个物理接口，其中从处在第一模块(B1)的输入端上的输入信号(ES)中形成至少一个第一和第二信号，一个第二模块(B2)，用于监控第一信号以及用于确定第二信号的取样匹配参数。
2.按照权利要求1的电路装置，其特征在于，第一模块(B1)具有一个变压器(U)，通过该变压器处在其初级绕组上的输入信号(ES)在次级方面划分为第一和第二信号。
3.按照权利要求1的电路装置，其特征在于，第二模块(B2)具有一个第一处理单元(V1)用于适配的电平监控、一个第二处理单元(V2)用于第一信号的适配阈值调整和第三处理单元(V3)用于输入信号的时钟信号匹配。
4.按照权利要求3的电路装置，其特征在于，以该第三处理单元(V3)实现与输入信号的形式一致的时钟信号的预处理。
5.产生至少一个基准时钟的方法，具有这些方法步骤，在第一模块中形成一个物理接口，其中从处在第一模块的输入端上的输入信号中形成至少一个第一和第二信号，在第二模块(B2)中监控第一信号以及确定第二信号的最佳取样的匹配参数。
6.按照权利要求5的方法，其特征在于，在第一模块(B1)中从输入信号中形成第一和第二信号。
7.按照权利要求5的方法，其特征在于，在第二模块(B2)中实施输入信号的适配的电平监控，实施第一信号的适配阈值调整，并且实施输入信号的时钟信号匹配。
8.按照权利要求7的方法，其特征在于，根据输入信号的形式实现相应的时钟信号预处理。
全文摘要
以这个电路装置和附属方法形成任意同步源的普遍的基准时钟接口，其中在判定阈值的情况下适配地实现补偿过程和电平匹配。
文档编号H04J3/06GK1415144SQ00818088
公开日2003年4月30日 申请日期2000年10月31日 优先权日1999年12月30日
发明者I·希普 申请人:西门子公司