低压输出的带隙基准电路的制作方法
【专利摘要】本发明公开了一种低压输出的带隙基准电路，输出的带隙基准电压低于1.25V，包括PTAT电流产生电路和带隙产生电路；PTAT电流产生电路包括第一双极型晶体管、第二双极型晶体管、第一电阻、第一运算放大器、第一PMOS管和第二PMOS管；带隙产生电路包括第三PMOS管、第四电阻和缓冲电路，缓冲电路包括接成单位增益负反馈结构的第二运算放大器、第二电阻和第三电阻；第二运算放大器的正向输入端与第二双极型晶体管的发射极相连，输出端通过第二电阻、第三电阻与地相接，第三PMOS管的漏极通过第四电阻、第三电阻与地相接。本发明能在较低的电源电压下工作，并能够输出较低的与温度无关的带隙基准电压；同时也能输出较高的与温度无关的带隙基准电压，适用范围广。
【专利说明】
低压输出的带隙基准电路
技术领域
[0001] 本发明属于集成电路技术领域，特别涉及一种与温度无关的低压输出的带隙基准 电路。
【背景技术】
[0002] 带隙基准在模拟/数字转换器、数字/模拟转换器、存储器及开关电源等数模混合 电路中有广泛的应用，低输出电压一直是带隙基准电路的重要关注点。
[0003] 传统的带隙基准电路的原理是将两个正负温度系数的电压加权相加，从而产生与 温度无关的带隙基准电压。
[0004] 传统的带隙基准电路的基本结构如图1所示，包括PTAT(Proportional to Absolute Temperature，与绝对温度成正比的）电流产生电路和带隙产生电路，其中PTAT电 流产生电路包括第一运算放大器ampl，第一 PM0S管MP1、第二PM0S管MP2、第一电阻R1、第一 双极型晶体管Q1和第二双极型晶体管Q2;带隙产生电路包括第三PM0S管MP3、第三双极型晶 体管Q3和第二电阻R2。
[0005] 其中第一 PM0S管MP1和第二PM0S管MP2具有相同的尺寸，第一双极型晶体管Q1的基 极-发射极面积是第二双极型晶体管Q2的基极-发射极面积的N倍，在不考虑运放的失调电 压的情况下，输出的带隙基准电压如等式1所示：
[0007] 其中Vref为带隙基准电路的输出电压，VBEdPVBE2分别为第一双极型晶体管Q1和第 二双极型晶体管Q2的基极-发射极电压差。
[0008] 由于
[0010] 式等式2中，VBE为双极型晶体管的基极-发射极电压，k为波尔兹曼常数，T是开尔文 单位的pn结温度，q是单位电荷，I s是饱和电流，I c为双极型晶体管的集电极电流。
[0011] 因此，可得等式3:
[0013] 因为，VBE3具有负温度系数，VT具有正温度系数，因此，理论上选取合适的和N值 就可以产生零温度系数的基准电压。
[0014] 带隙输出电压Vref对温度求导得式4:
[0016] 在室温条件下，
时
，从而得到近似零温度系数的基准电压。此时输出的基准电压大小由等式5得 到：
[0017] Vref = VBE3+17.2Vx^l.25V ……（5)，
[0018] 从等式5可以看出，传统带隙基准电路产生的电压约为1.25V，因此图1所示带隙基 准电路不能在低于1.25V的电源电压下工作，也不能提供低于1.2V的带隙基准电压。
[0019] 然而，随着集成电路技术的迅猛发展，便携式电子产品在市场的占有率越来越大， 对电子产品工作电压和功耗的要求也越来越高，从而对带隙基准电压的大小提出了新的要 求。带隙基准电路被越来越多的要求在IV左右的电源电压下工作，并且要求能够提供低于 IV的基准电压，传统的带隙基准电路已经不能满足需求。
【发明内容】
[0020] 传统的带隙基准电路不能在低于1.25V的电源电压下工作，也不能提供低于1.2V 的带隙基准电压，本发明的目的在于，针对上述现有技术的不足，提供一种与温度无关的低 压输出的带隙基准电路。
[0021] 为解决上述技术问题，本发明所采用的技术方案是：
[0022] -种低压输出的带隙基准电路，所述带隙基准电路输出的带隙基准电压低于 1.25V。
[0023] 作为一种优选方式，包括PTAT电流产生电路和带隙产生电路;所述PTAT电流产生 电路包括第一双极型晶体管、第二双极型晶体管、第一电阻、第一运算放大器、第一 PM0S管 和第二PM0S管;所述带隙产生电路包括第三PM0S管、第四电阻;所述第一 PM0S管的源极和衬 底、第二PM0S管的源极和衬底均与电源正极相连，所述第一 PM0S管的栅极、第二PM0S管的栅 极均与第一运算放大器的输出端相连，第一 PM0S管的漏极与第一运算放大器的正向输入端 相连，第二PM0S管的漏极与第一运算放大器的反向输入端相连，第一 PM0S管的漏极还通过 第一电阻与第一双极型晶体管的发射极相连，第二PM0S管的漏极还与第二双极型晶体管的 发射极相连，第一 PM0S管的基极和集电极、第二PM0S管的基极和集电极均接地;所述第三 PM0S管的源极和衬底与电源正极相连，第三PM0S管的栅极与第一运算放大器的输出端相 连;从第三PM0S管的漏极引出带隙基准电路的输出端;所述带隙产生电路还包括缓冲电路， 所述缓冲电路包括第二运算放大器、第二电阻和第三电阻；第二运算放大器的正向输入端 与第二双极型晶体管的发射极相连，第二运算放大器的反向输入端与第二运算放大器的输 出端相连，第二运算放大器的输出端依次通过第二电阻、第三电阻与地相接，第三PM0S管的 漏极依次通过第四电阻、第三电阻与地相接。
[0024]作为一种优选方式，所述第一 PM0S管、第二PM0S管、第三PM0S管具有相同的尺寸。
[0025] 作为一种优选方式，所述第一双极型晶体管的基极-发射极面积是第二双极型晶 体管基极-发射极面积的N倍。
[0026] 与现有技术相比，本发明能在较低的电源电压下工作，并能够输出较低的与温度 无关的带隙基准电压;同时也能输出较高的与温度无关的带隙基准电压，适用范围广。
【附图说明】
[0027]图1为传统带隙基准电路结构示意图。
[0028]图2为本发明一实施例的结构不意图。。
[0029] 其中，ampl为第一运算放大器，amp2为第二运算放大器，MP1为第一 PM0S管，MP2为 第二PM0S管，MP3为第三PM0S管，Q1为第一双极型晶体管，Q2为第二双极型晶体管，Q3为第三 双极型晶体管，R1为第一电阻，R2为第二电阻，R3为第三电阻，R4为第四电阻，VDD为电源正 极。
【具体实施方式】
[0030]如图1所示，本发明的一实施例输出的带隙基准电压低于1.25V。
[0031]该带隙基准电路包括PTAT电流产生电路和带隙产生电路。
[0032]所述PTAT电流产生电路包括第一双极型晶体管Q1、第二双极型晶体管Q2、第一电 阻R1、第一运算放大器ampl、第一 PM0S管MP1和第二PM0S管MP2;所述第一 PM0S管MP1的源极 和衬底、第二PM0S管MP2的源极和衬底均与电源正极VDD相连，所述第一 PM0S管MP1的栅极、 第二PM0S管MP2的栅极均与第一运算放大器ampl的输出端相连，第一 PM0S管MP1的漏极与第 一运算放大器ampl的正向输入端相连，第二PM0S管MP2的漏极与第一运算放大器ampl的反 向输入端相连，第一 PM0S管MP1的漏极还通过第一电阻R1与第一双极型晶体管Q1的发射极 相连，第二PM0S管MP2的漏极还与第二双极型晶体管Q2的发射极相连，第一 PM0S管MP1的基 极和集电极、第二PM0S管MP2的基极和集电极均接地。
[0033] 所述带隙产生电路包括第三PM0S管MP3、第四电阻R4和缓冲电路;所述第三PM0S管 MP3的源极和衬底与电源正极VDD相连，第三PM0S管MP3的栅极与第一运算放大器ampl的输 出端相连;从第三PM0S管MP3的漏极引出带隙基准电路的输出端;所述缓冲电路包括接成单 位增益负反馈结构的第二运算放大器amp2、第二电阻R2和第三电阻R3;第二运算放大器 amp2的正向输入端与第二双极型晶体管Q2的发射极相连，第二运算放大器amp2的反向输入 端与第二运算放大器amp2的输出端相连，第二运算放大器amp2的输出端依次通过第二电阻 R2、第三电阻R3与地相接，第三PM0S管MP3的漏极依次通过第四电阻R4、第三电阻R3与地相 接。电路正常工作时，第三PM0S管MP3镜像PTAT电流给带隙产生电路。
[0034] 所述第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管MP3具有相同的尺寸。
[0035]所述第一双极型晶体管Q1的基极-发射极面积是第二双极型晶体管Q2基极-发射 极面积的N倍。
[0036]所述PTAT电流产生电路利所述第一双极型晶体管Q1和第二双极型晶体管Q2的基 极-发射极电压差在所述第一电阻R1上产生正比于温度的电流(即PTAT电流）。
[0037]因为第一运算放大器ampl的钳位作用，使得第一运算放大器ampl的正向输入端和 反向输入端的电压相等。因此可以推导出，在第一电阻R1上的电压降为：
[0039]式6中，A VBE为第一双极型晶体管Q1和第二双极型晶体管Q2的基极-发射极电压 差，VBE1和乂順分别为第一双极型晶体管Q1和第二双极型晶体管Q2的基极-发射极电压，k为 波尔兹曼常数，T为绝对温度，q为单位电荷量，Is为饱和电流，Iq和IC2分别为为第一双极型 晶体管Q1和第二双极型晶体管Q2的集电极电流，N为第一双极型晶体管Q1的基极-发射极面 积与第二双极型晶体管Q2基极-发射极面积比。
[0040] 从而在第一电阻R1上产生PTAT电流：
[0042] 第三PM0S管MP3镜像PTAT电流到第四电阻R4,电流大小为：
[0044] 其中，iD1、iD3分别表示第一 PM0S管MP1和第三PM0S管MP3的漏极电流。
[0045] 因为缓冲电路的加入，第二运算放大器amp2的输出端电压等于第二双极型晶体管 Q2基极-发射极的电压Vbe2。
[0046] 设第二电阻R2与第三电阻R3之间支路的输出电压为Vo,则流过第二电阻R2的电流 为：
[0048] 流过第三电阻R3的电流为：
[0050]流过第四电阻R4的电流为：
[0052] 又因为流过第二电阻R2、第三电阻R3和第四电阻R4的电流满足关系：
[0053] iR3 = iR2+iR4......(12)，
[0054] 即
[0056] 所以，可以求得电压Vq为：
[0058] 又因为Vref可以通过式15求得：
[0059] Vref = V〇+iR4*R4……（15)，
[0060] 所以，可以推导带隙输出电压表达式为：
[0062] 等式16左右两边对温度T求偏导得：
[0072] 时，可以得到近似零温度系数的基准电压。
[0073] 此时，
[0075] 室温下，VBE2+17.2*Vt = 1.25，因此本发明输出的带隙基准电压为：
[0077] 将式23与式5对比可知，在满足等式21的前提下，只需满足
即可输出比 现有技术低的带隙基准电压输出。例如，在满足等式21的前提下，假设选取
能提供Vref = 0.5*1.25 = 0.625V的与温度无关的带隙电压。
[0078]
，输出的带隙基准电压大小范围与现有技术相同。
[0079] 因此，较之现有技术，本发明能在较低的电源电压下工作，并能够输出较低的与温 度无关的带隙基准电压，同时也能输出较高的与温度无关的带隙基准电压，适用范围广。
【主权项】
1. 一种低压输出的带隙基准电路，其特征在于，所述带隙基准电路输出的带隙基准电 压低于1.25V。2. 如权利要求1所述的低压输出的带隙基准电路，其特征在于，包括PTAT电流产生电路 和带隙产生电路;所述PTAT电流产生电路包括第一双极型晶体管(Q1)、第二双极型晶体管 (Q2)、第一电阻（R1)、第一运算放大器(ampl)、第一 PMOS管(MP1)和第二PMOS管(MP2);所述 带隙产生电路包括第三PMOS管(MP3)、第四电阻(R4); 所述第一 PMOS管(MP1)的源极和衬底、第二PMOS管(MP2)的源极和衬底均与电源正极 (VDD)相连，所述第一 PMOS管(MP1)的栅极、第二PMOS管(MP2)的栅极均与第一运算放大器 (amp 1)的输出端相连，第一 PMOS管(MP1)的漏极与第一运算放大器(amp 1)的正向输入端相 连，第二PMOS管（MP2)的漏极与第一运算放大器（ampl)的反向输入端相连，第一PMOS管 (MP1)的漏极还通过第一电阻（R1)与第一双极型晶体管（Q1)的发射极相连，第二PMOS管 (MP2)的漏极还与第二双极型晶体管（Q2)的发射极相连，第一 PMOS管(MP1)的基极和集电 极、第二PMOS管(MP2)的基极和集电极均接地； 所述第三PMOS管(MP3)的源极和衬底与电源正极(VDD)相连，第三PMOS管(MP3)的栅极 与第一运算放大器(amp 1)的输出端相连;从第三PMOS管(MP3 )的漏极引出带隙基准电路的 输出端； 所述带隙产生电路还包括缓冲电路，所述缓冲电路包括第二运算放大器(amp2)、第二 电阻(R2)和第三电阻(R3); 第二运算放大器(amp2)的正向输入端与第二双极型晶体管(Q2)的发射极相连，第二运 算放大器(amp2)的反向输入端与第二运算放大器(amp2)的输出端相连，第二运算放大器 (amp2 )的输出端依次通过第二电阻(R2 )、第三电阻(R3 )与地相接，第三PMOS管(MP3 )的漏极 依次通过第四电阻(R4)、第三电阻(R3)与地相接。3. 如权利要求2所述的低压输出的带隙基准电路，其特征在于，所述第一 PMOS管(MP1)、 第二PMOS管(MP2 )、第三PMOS管(MP3 )具有相同的尺寸。4. 如权利要求2所述的低压输出的带隙基准电路，其特征在于，所述第一双极型晶体管 (Q1)的基极-发射极面积是第二双极型晶体管(Q2)基极-发射极面积的N倍。
【文档编号】G05F1/56GK106055002SQ201610514896
【公开日】2016年10月26日
【申请日】2016年7月4日
【发明人】李天望, 李凯, 姜黎, 袁涛, 邓春惠
【申请人】湖南国科微电子股份有限公司