一种无运放超低温漂的带隙基准电路的制作方法
【专利摘要】本发明公开一种无运放超低温漂带隙基准电路，包括正温度系数电路、负温度系数电路和高阶补偿电路,所述正温度系数电路包括各自组成共源共栅对的PMOS管M1a与PMOS管M1b、NMOS管M2a与NMOS管M2b、PMOS管M3a与PMOS管M3b、PMOS管M4a与PMOS管M4b、NMOS管M5a与NMOS管M5b、NMOS管M6a与NMOS管M6b，电阻R1、电阻R2、电阻R3、电阻R4，NPN型三极管Q1、NPN型三极管Q2。使用该基准电路大大降低了输出基准电压的温度系数，提高了基准电压源的输出基准电压范围。
【专利说明】
一种无运放超低温漂的带隙基准电路
技术领域
[0001] 本发明涉及一种带隙基准电路。
【背景技术】
[0002] 带隙基准是模拟集成电路设计中不可或缺的单元模块，它为系统提供一个恒定的 直流参考电压。其温漂系数是衡量带隙基准输出量随温度变化的参数，对电路的性能有显 著的影响。对于高精度的电路而言，具有超低温度系数高精度的基准源显得尤为重要，传统 的利用齐纳电压构成的低阶基准电压源已不能满足当前需要，且这种不利的是要求电源电 压较高。
[0003] 近年来，国内外提出了多种不同的高阶补偿技术来改善基准电路的温度特性，目 前出现的高阶补偿技术包括:指数曲线补偿技术、分段线性补偿技术、基于电阻的高阶温度 特性补偿方法等，例如，Ying Cao等提出了利用动态基础泄露补偿技术进行高阶补偿，使基 准电压在-40~125°C范围内温度系数达到15ppm/°C ;Gong Xiao-feng等利用不同的电阻材 料进行高阶温度补偿，电路的温度变化范围大，但产生的温度系数很高;Lei la Koushaeian 等利用电流镜和运算放大器来减小温度系数，其温度系数为4.7ppm/°C; 传统的带隙基准电路如图1所示，其基本原理是将两个拥有相反温度系数的电压以合适的 权重相加，最终获得具有零温度系数的基准电压，其公式是：
，其中，￥^收是晶体管Q2的发射极基极电压，是和绝对温度成反比的负温度系数电压;R2、R3 是电阻;VT是一阶负温度系数电压，
，K是玻尔兹曼常数、q是单位电荷电量、T是绝对 温度。通过精确调整&的比率，可以让输出量的温度系数被完全抵消，从而得到与温度 无关的电压。
[0004] 传统的基准电压源的缺点在于：由于VBE与温度不是线性关系，传统的带隙基准只 对VBE的一阶项进行了补偿，而输出负温度相关性的V BE高阶项并没有得到补偿，从而导致电 路的温度特性较差，并且基准电压难以调节，不能达到在实际中广泛的应用。
[0005] 而对于目前出现的高阶补偿方法大都采用运算放大器去实现，运算放大器的性能 本身会随着温度的变化而降低。同时由于运算放大器产生的失调电压对带隙基准的输出电 压带来很大影响，因此，温度系数依然不能降到很低。
【发明内容】
[0006] 为了解决现有技术存在的不足，本发明的目的是提供一种无运放超低温漂的带隙 基准电路。该电路对负温度系数项的非线性部分进行补偿，同时实现输出基准电压可调节， 解决温度系数较大的问题。
[0007] 为实现上述目的，本发明所采用的技术方案是： 一种无运放超低温漂的带隙基准电路，包括正温度系数电路、负温度系数电路和高阶 补偿电路，正温度系数电路用于产生随温度变化正相关的电流，负温度系数电路用于产生 随温度变化负相关的负温度系数电流，高阶补偿电路是由正负温度系数电路串联组成，用 来补偿输出负温度相关性VBE的高阶项，使输出具有超低温漂的基准电压;所述正温度系数 电路包括各自组成共源共栅对的PMOS管Mia与PMOS管Mlb、NMOS管M2a与NMOS管M2b、PM0S管 M3a与PMOS管M3b、PM0S管M4a与PMOS管M4b、匪0S管M5a与匪0S管M5b、匪0S管M6a与匪0S管 M6b，电阻R1、电阻R2、电阻R3、电阻R4，NPN型三极管Q1、NPN型三极管Q2;PMOS管Mia的源端连 接到电源VDD，PM0S管Mia的漏端与PMOS管Mlb的源端连接，PMOS管Mlb的漏端与电阻R1上端 连接，电阻R1的另一端下端与NM0S管M2a的漏端连接，NM0S管M2a的源端与匪0S管M2b的漏端 连接;PMOS管M3a的源端连接到电源VDD，PM0S管M3a的漏端与PMOS管M3b的源端连接，PMOS管 M3b的漏端与电阻R2上端连接，电阻R2的另一端下端与匪0S管M5a的漏端连接，NM0S管M5a的 源端与NM0S管M5b的漏端连接;PMOS管M4a的源端连接到电源VDD，PM0S管M4a的漏端与PMOS 管M4b的源端连接，PMOS管M4b的漏端与电阻R3上端连接，电阻R3的另一端下端与NMOS管M6a 的漏端连接，匪〇S管M6a的源端与匪OS管M6b的漏端连接;M2b的源端与M6b的源端共同连接 到三极管Q2的集电极上，NMOS管M5b的源端连接到NPN型三极管Q1的集电极，NPN型三极管Q1 的基极与自身集电极连接，NPN型三极管Q2的基极与自身集电极连接，NPN型三极管Q2的发 射极与电阻R4上端连接，NPN型三极管Q1的发射极与电阻R4的另一端下端共同连接到公共 地;PMOS管Mia的栅端、PMOS管M3a的栅端、PMOS管M4a的栅端、PMOS管M7a的栅端共同连接到 PMOS管Mlb的漏端;PMOS管Mlb的栅端、PMOS管M3b的栅端、PMOS管M4b的栅端、PMOS管M7b的栅 端共同连接到NMOS管M2a的漏端;匪0S管M2a的栅端与PMOS管M3b的漏端连接，NMOS管M2b的 栅端与匪0S管M5a的漏端连接;NMOS管M5a的栅端和匪0S管M6a的栅端共同与PMOS管M4b漏端 连接，匪0S管M5b的栅端和匪0S管M6b的栅端共同与匪0S管M6a漏端连接;W0S管M2b的源端 与NMOS管M6b的源端连接。
[0008] 进一步地，所述负温度系数电路，包括组成共源共栅对的PM0S管M7a与PM0S管M7b， NPN型三极管Q3，电阻R5，NMOS管M8，PMOS管M7a的源端连接到电源VDD，PMOS管M7a的漏端与 PM0S管M7b的源端连接，PM0S管M7b的漏端与NPN型三极管Q3的集电极连接，NPN型三极管Q3 的基极连接到自身的集电极端，NPN型三极管Q3的发射极与电阻R5的上端连接，电阻R5的另 一端下端与匪0S管M8的漏端，匪0S管M8的栅端与自身的漏端连接，匪0S管M8的源端连接到 公共地。
[0009] 进一步地，所述高阶补偿及输出电路，包括PNP型三极管Q4，NPN型三极管Q5，NPN型 三极管Q6;电阻R6a、电阻R6b，电阻R7a、电阻R7b，电阻R 8; NM0S管M9，PNP型三极管Q4的发射 极连接到电源VDD，PNP型三极管Q4的基极与自身集电极共同连接到电阻R6a的上端，电阻 R6a的另一端下端连接和电阻R6b的上端共同连接到输出端Vref上，电阻R6b的另一端下端与 匪0S管M9的漏端、电阻R7a的上端以及电阻R7b的上端连接，匪0S管M9的栅端与NM0S管的栅 端连接；电阻R7a的另一端下端与NPN型三极管Q5的集电极连接，三极管Q5的发射极与电阻 R8的上端连接，电阻R7b的另一端下端与NPN型三极管Q6的集电极连接，三极管Q6的基极与 三极管Q5的基极连接；NM0S管M9的源端、电阻R8的另一端下端以及三极管Q6的发射极共同 连接到公共地。
[0010] 进一步地，所述 PM0S 管 Mla、PM0S 管 M3a、PM0S 管 M4a、PM0S 管 M7a 的宽长比为 N: 1:1: M，对应的 PM0S 管 Mlb、PM0S 管 M3b、PM0S 管 M4b、PM0S 管 M7b 的宽长比为 N: 1:1 :M。
[0011] 本发明的有益效果:使用该基准电路大大降低了输出基准电压的温度系数，提高 了基准电压源的输出基准电压范围。
【附图说明】
[0012] 下面结合附图和【具体实施方式】对本发明作进一步详细说明： 图1为现有技术中带隙基准电路的电路结构图； 图2为本发明的电路结构图。
【具体实施方式】
[0013] 如图2所示，一种无运放超低温漂的带隙基准电路，包括正温度系数电路、负温度 系数电路和高阶补偿电路，正温度系数电路用于产生随温度变化正相关的电流，负温度系 数电路用于产生随温度变化负相关的负温度系数电流，高阶补偿电路是由正负温度系数电 路串联组成，用来补偿输出负温度相关性VBE的高阶项，使输出具有超低温漂的基准电压。
[0014] 所述正温度系数电路，包括各自组成共源共栅对的PM0S管Mia与PM0S管Mlb、匪0S 管 M2a 与 NM0S 管 M2b、PM0S 管 M3a 与 PM0S 管 M3b、PM0S 管 M4a 与 PM0S 管 M4b、匪 0S 管 M5a 与匪 0S 管 M5b、NM0S管M6a与NM0S管M6b，电阻R1、电阻R2、电阻R3、电阻R4，NPN型三极管Q1、NPN型三极 管Q2;为提高电流的精度，减小沟道长度调制效应，本发明采用共源共栅(cascode)结构。在 正温度系数电路中包含一分支偏置电路，所述偏置电路由组成共源共栅结构的第一对偏置 PM0S管Mla/Mlb、偏置电阻R1和组成共源共栅结构的第二对偏置NM0S管M2a/M2b构成。第一 对偏置PM0S管Mla/Mlb与共源共栅电流镜PM0S管M3a/M3b、M4a/M4b并联，即栅极对应相连； 偏置电阻R1为PM0S管Ml a/Ml b提供偏置栅压;共源共栅NM0S管M2a/M2b的偏置栅压由分压电 阻R2提供，同时NM0S管M2a/M2b为正温度系数电路提供负反馈，使A2，B2点电压更加稳定。分 压电阻R3为共源共栅电流镜NM0S管M5a/M5b、M6a/M6b提供偏置栅压。在A2，B2点电压相等 下，由分压电阻R4的作用，三极管Q1的基极-发射极电压Vbe-qi与三极管Q2基极-发射极电压 V BE-Q2产生电压差AVbe。由晶体管的特征知AVbe与绝对温度成正比，进而产生正温度系数电 流 AVBE/R4。
[0015] 在共源共栅管的作用下，A1，B1点电压和A2，B2点电压分别近似相等，这样减小了 沟道长度调制效应的影响，减小了输出基准电流随电源电压变化的影响，即提高了输出基 准电流的电源抑制比(PSRR)。
[0016] 具体的连接如下：PM0S管Mia的源端连接到电源VDD，PM0S管Mia的漏端与PM0S管 Mlb的源端连接，PM0S管Mlb的漏端与电阻R1上端连接，电阻R1的另一端下端与NM0S管M2a的 漏端连接，匪0S管M2a的源端与匪0S管M2b的漏端连接;PM0S管M3a的源端连接到电源VDD， PM0S管M3a的漏端与PM0S管M3b的源端连接，PM0S管M3b的漏端与电阻R2上端连接，电阻R2的 另一端下端与匪0S管M5a的漏端连接，匪0S管M5a的源端与匪0S管M5b的漏端连接;PM0S管 M4a的源端连接到电源VDD，PM0S管M4a的漏端与PM0S管M4b的源端连接，PM0S管M4b的漏端与 电阻R3上端连接，电阻R3的另一端下端与匪0S管M6a的漏端连接，匪0S管M6a的源端与匪0S 管M6b的漏端连接;M2b的源端与M6b的源端共同连接到三极管Q2的集电极上，匪0S管M5b的 源端连接到NPN型三极管Q1的集电极，NPN型三极管Q1的基极与自身集电极连接，NPN型三极 管Q2的基极与自身集电极连接，NPN型三极管Q2的发射极与电阻R4上端连接，NPN型三极管 Q1的发射极与电阻R4的另一端下端共同连接到公共地;PM0S管Mia的栅端、PM0S管M3a的栅 端、PMOS管M4a的栅端、PMOS管M7a的栅端共同连接到PMOS管Mlb的漏端;PMOS管Mlb的栅端、 PM0S管M3b的栅端、PM0S管M4b的栅端、PM0S管M7b的栅端共同连接到NM0S管M2a的漏端;NM0S 管M2a的栅端与PMOS管M3b的漏端连接，匪0S管M2b的栅端与NM0S管M5a的漏端连接;NM0S管 M5a的栅端和NM0S管M6a的栅端共同与PMOS管M4b漏端连接，匪0S管M5b的栅端和NM0S管M6b 的栅端共同与NM0S管M6a漏端连接;NM0S管M2b的源端与NM0S管M6b的源端连接。
[0017] 所述负温度系数电路，包括组成共源共栅对的PM0S管M7a与PM0S管M7b，NPN型三极 管Q3，电阻R5，MTOS管M8，共源共栅结构的PM0S管M7a/M7b与正温度系数共源共栅结构的 PM0S管M3a/M3b、M4a/M4b并联，即栅极相连，源极相连，构成共源共栅结构电流镜，把产生正 温度系数的电流成以倍数关系复制出来做负温度系数补偿。其中，Mla、M3a、M4a、M7a的宽长 比（W/L)为 N: 1:1 :M，对应的組13、]\013、]\1413、]\1713的宽长比（1/1)也为11:1:]\1。？]\?)5管11713的漏 端与NPN型三极管Q3的集电极以及Q3的基极相连接，在三极管Q3上产生一个具有负温度系 数的PN结电压V BE，三极管Q3的发射极与电阻R5连接，电阻R5的另一端与匪0S管M8的漏极连 接。通过调节电阻R5/R4的比率，使一阶正负温度系数完全抵消，从而得到接近零温度系数 的基准电流;NM0S管M8的作用是将一阶补偿之后的基准电流镜像给下一结构电路做高阶补 偿。
[0018] 具体的连接如下：PM0S管M7a的源端连接到电源VDD，PM0S管M7a的漏端与PM0S管 M7b的源端连接，PM0S管M7b的漏端与NPN型三极管Q3的集电极连接，NPN型三极管Q3的基极 连接到自身的集电极端，NPN型三极管Q3的发射极与电阻R5的上端连接，电阻R5的另一端下 端与NM0S管M8的漏端，NM0S管M8的栅端与自身的漏端连接，NM0S管M8的源端连接到公共地。 [00 19] 所述高阶补偿及输出电路，包括PNP型三极管Q4，NPN型三极管Q5，NPN型三极管Q6; 电阻R6a、电阻R6b，电阻R7a、电阻R7b，电阻R 8 ;NM0S管M9，高阶补偿支路中的大部分电流是 由NM0S管M9与NM0S管构成的电流镜复制而来，M8、M9管的宽长比(W/L)为1:K。产生补偿高阶 项的正温度系数电路由电阻R7a、R7b、R8及三极管Q5、Q6构成，通过调节电阻R7a与R7b使Q5 集电极和Q6的集电极电流相等。M9与正温度系数电路并联后与三极管Q4及电阻R6a、R6b串 联构成高阶补偿电路，即具有正负温度系数的电流相叠加，在这里产生一个与Vbe高阶项符 号相反的表达式，来抵消晶体管度特性中非线性的分量达到补偿的目的。
[0020] 具体的连接如下:PNP型三极管Q4的发射极连接到电源VDD，PNP型三极管Q4的基极 与自身集电极共同连接到电阻R6a的上端，电阻R6a的另一端下端连接和电阻R6b的上端共 同连接到输出端V REF上，电阻R6b的另一端下端与NM0S管M9的漏端、电阻R7a的上端以及电阻 R7b的上端连接，NM0S管M9的栅端与NM0S管的栅端连接；电阻R7a的另一端下端与NPN型三极 管Q5的集电极连接，三极管Q5的发射极与电阻R8的上端连接，电阻R7b的另一端下端与NPN 型三极管Q6的集电极连接，三极管Q6的基极与三极管Q5的基极连接；匪0S管M9的源端、电 阻R8的另一端下端以及三极管Q6的发射极共同连接到公共地。
[0021] 以上所述是本发明的优选实施方式而已，当然不能以此来限定本发明之权利范 围，应当指出，对于本技术领域的普通技术人员来说，对本发明的技术方案进行修改或者等 同替换，都不脱离本发明技术方案的保护范围。
【主权项】
1. 一种无运放超低温漂的带隙基准电路，其特征在于:包括正温度系数电路、负温度系 数电路和高阶补偿电路，正温度系数电路用于产生随温度变化正相关的电流，负温度系数 电路用于产生随温度变化负相关的负温度系数电流，高阶补偿电路是由正负温度系数电路 串联组成，用来补偿输出负温度相关性VBE的高阶项，使输出具有超低温漂的基准电压;所 述正温度系数电路包括各自组成共源共栅对的PMOS管Mia与PMOS管Mlb、匪0S管M2a与匪0S 管 M2b、PM0S 管 M3a 与 PMOS 管 M3b、PM0S 管 M4a 与 PMOS 管 M4b、匪 0S 管 M5a 与匪 0S 管 M5b、匪 0S 管 M6a与NMOS管M6b，电阻R1、电阻R2、电阻R3、电阻R4，NPN型三极管Ql、NPN型三极管Q2; PMOS管 Mia的源端连接到电源VDD，PMOS管Mia的漏端与PMOS管Mlb的源端连接，PMOS管Mlb的漏端与 电阻R1上端连接，电阻R1的另一端下端与匪0S管M2a的漏端连接，匪0S管M2a的源端与匪0S 管M2b的漏端连接;PMOS管M3a的源端连接到电源VDD，PMOS管M3a的漏端与PMOS管M3b的源端 连接，PMOS管M3b的漏端与电阻R2上端连接，电阻R2的另一端下端与NM0S管M5a的漏端连接， NM0S管M5a的源端与NM0S管M5b的漏端连接;PMOS管M4a的源端连接到电源VDD，PM0S管M4a的 漏端与PMOS管M4b的源端连接，PMOS管M4b的漏端与电阻R3上端连接，电阻R3的另一端下端 与NM0S管M6a的漏端连接，NM0S管M6a的源端与NM0S管M6b的漏端连接;M2b的源端与M6b的源 端共同连接到三极管Q2的集电极上，NM0S管M5b的源端连接到NPN型三极管Q1的集电极，NPN 型三极管Q1的基极与自身集电极连接，NPN型三极管Q2的基极与自身集电极连接，NPN型三 极管Q2的发射极与电阻R4上端连接，NPN型三极管Q1的发射极与电阻R4的另一端下端共同 连接到公共地;PMOS管Mia的栅端、PMOS管M3a的栅端、PMOS管M4a的栅端、PMOS管M7a的栅端 共同连接到PMOS管Mlb的漏端；PMOS管Mlb的栅端、PMOS管M3b的栅端、PMOS管M4b的栅端、 PMOS管M7b的栅端共同连接到匪0S管M2a的漏端；匪0S管M2a的栅端与PMOS管M3b的漏端连 接，NM0S管M2b的栅端与匪0S管M5a的漏端连接;匪0S管M5a的栅端和NM0S管M6a的栅端共同 与PMOS管M4b漏端连接，匪0S管M5b的栅端和NM0S管M6b的栅端共同与NM0S管M6a漏端连接； NM0S管M2b的源端与NM0S管M6b的源端连接。2. 根据权利要求1所述的无运放超低温漂的带隙基准电路，其特征在于:所述负温度系 数电路，包括组成共源共栅对的PMOS管M7a与PMOS管M7b，NPN型三极管Q3,电阻R5,匪0S管 M8，PM0S管M7a的源端连接到电源VDD，PM0S管M7a的漏端与PMOS管M7b的源端连接，PMOS管 M7b的漏端与NPN型三极管Q3的集电极连接，NPN型三极管Q3的基极连接到自身的集电极端， NPN型三极管Q3的发射极与电阻R5的上端连接，电阻R5的另一端下端与匪0S管M8的漏端， NM0S管M8的栅端与自身的漏端连接，NM0S管M8的源端连接到公共地。3. 根据权利要求2所述的无运放超低温漂的带隙基准电路，其特征在于:所述高阶补偿 及输出电路，包括PNP型三极管Q4，NPN型三极管Q5，NPN型三极管Q6;电阻R6a、电阻R6b，电阻 R7a、电阻R7b，电阻R 8; NM0S管M9，PNP型三极管Q4的发射极连接到电源VDD，PNP型三极管Q4 的基极与自身集电极共同连接到电阻R6a的上端，电阻R6a的另一端下端连接和电阻R6b的 上端共同连接到输出端Vref上，电阻R6b的另一端下端与NM0S管M9的漏端、电阻R7a的上端以 及电阻R7b的上端连接，NM0S管M9的栅端与NM0S管的栅端连接；电阻R7a的另一端下端与NPN 型三极管Q5的集电极连接，三极管Q5的发射极与电阻R8的上端连接，电阻R7b的另一端下端 与NPN型三极管Q6的集电极连接，三极管Q6的基极与三极管Q5的基极连接；NM0S管M9的源 端、电阻R8的另一端下端以及三极管Q6的发射极共同连接到公共地。4. 根据权利要求3所述的无运放超低温漂的带隙基准电路，其特征在于:所述PMOS管 Mla、PMOS 管 M3a、PM0S 管 M4a、PM0S 管 M7a 的宽长比为 N: 1:1 :M，对应的 PMOS 管 Mlb、PMOS 管 M3b、 PM0S 管 M4b、PM0S 管 M7b 的宽长比为 N: 1:1 :M。
【文档编号】G05F1/567GK106055013SQ201610246320
【公开日】2016年10月26日
【申请日】2016年4月20日
【发明人】陈忠学, 章国豪, 唐杰, 余凯
【申请人】广东工业大学