一种高精度带隙基准电路的制作方法
【专利摘要】本发明公开了一种带隙基准电路，其中，第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)的源极均与输入电源连接，栅极均与所述运算放大器(A)的输出端连接；第一MOS管(M1)的漏极和所述第一三级管(Q1)的发射级连接到所述运算放大器(A)的负输入端；第二MOS管(M2)的漏极经由一个第一开关电容电路连接到所述运算放大器(A)的正输入端；第二三极管(Q2)的发射极经由一个第二开关电容电路也连接到所述运算放大器(A)的正输入端。本发明将现有的带隙基准电路中的电阻替换为开关电容电路，可提高带隙基准电路产生的基准电压及基准电流的精度。
【专利说明】
一种高精度带隙基准电路
技术领域
[0001] 本发明属于集成电路领域，尤其涉及一种能够提高精度的带隙基准电路。
【背景技术】
[0002] 模拟电路广泛地包含电压基准和电流基准，其中带隙基准电路是最常用的基准产 生电路。由于带隙基准电路为其他所有电路提供精确的电压和电流，则其微小的误差会导 致其他电路的非正常工作，因此必须提高带隙基准电路的精度。
[0003] 图1是现有典型的带隙基准电路的电路图。如图1所示，该电路包括第一M0S管Ml、 第二M0S管M2、第三M0S管M3、第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2和运算 放大器A。其中三个M0S管M1、M2、M3的尺寸相同，第二三极管Q2是由n个并联的与第一三极管 Q1同尺寸的三极管组成。
[0004] 三个M0S管的源极均与输入电源连接，栅极均与运算放大器的输出端连接，第一 M0S管Ml的漏极和第一三级管Q1的发射级连接到运算放大器的负输入端，第二M0S管M2的漏 极经由第一电阻R1连接到运算放大器A的正输入端，第二三极管Q2的发射极经由第二电阻 R2也连接到运算放大器A的正输入端。第一三级管Q1和第二三极管Q2的集电极均接地。第二 M0S管M2的漏极作为电压输出端，输出基准电压V QUt，第三M0S管的漏极作为电流输出端，输 出基准电源I?t。
[0005] 图1的带隙基准电路产生的基准电压为
^基准电 流为
，其中，VBE2为第二三极管Q2的基极发射极电压，V T为第二三极管Q2的热电 压，n为第二三极管Q2中并联的三级管的个数，心、1?2分别为第一电阻R1、第二电阻R2的电阻 值。因此基准电压的精度主要依赖于第一电阻R1和第二电阻R2的电阻的比值，基准电流的 精度依赖于第二电阻R2的绝对值。在标准CMOS工艺中，典型的电阻匹配精度为0.4 %，电阻 绝对值误差为20%，则由电阻引起的基准电压误差可达0.4%，基准电流误差可达20%，因 此必须提高电阻的精度。
【发明内容】
[0006] (一)要解决的技术问题
[0007] 本发明所要解决的技术问题是如何提高现有的带隙基准电路的精度。
[0008] (二)技术方案
[0009] 为解决上述技术问题，本发明提出一种带隙基准电路，包括第一 M0S管、第二M0S 管、第三M0S管、第一三极管、第二三极管和运算放大器，其中，所述第一M0S管、第二M0S管、 第三M0S管的源极均与输入电源连接，栅极均与所述运算放大器的输出端连接;所述第一 M0S管的漏极和所述第一三级管的发射级连接到所述运算放大器的负输入端;所述第二M0S 管的漏极经由一个第一开关电容电路连接到所述运算放大器的正输入端;所述第二三极管 的发射极经由一个第二开关电容电路也连接到所述运算放大器的正输入端。
[0010] 根据本发明的一种【具体实施方式】，所述第一开关电容电路和第二开关电容电路包 括两个开关和一个电容，所述两个开关串联，所述一个电容的一端连接至所述两个开关之 间，另一端接地。
[0011] 根据本发明的一种【具体实施方式】，所述两个开关的结构和尺寸均一致。
[0012] 根据本发明的一种【具体实施方式】，所述第一三级管和第二三极管的集电极均接 地。
[0013] 根据本发明的一种【具体实施方式】，所述第二M0S管的漏极作为电压输出端，输出基 准电压V?t。
[0014] 根据本发明的一种【具体实施方式】，所述第三M0S管的漏极作为电流输出端，输出基 准电源I?t。
[0015]根据本发明的一种【具体实施方式】，所述第一 M0S管、第二M0S管、第三M0S管的尺寸 相同。
[0016]根据本发明的一种【具体实施方式】，所述第二三极管是由多个并联的与第一三极管 同尺寸的三极管组成。
[0017](三)有益效果
[0018] 本发明将现有的带隙基准电路中的电阻替换为开关电容电路，由于电容的绝对值 精度及匹配精度与电阻相比大大提高，因此可提高带隙基准电路产生的基准电压及基准电 流的精度。
【附图说明】
[0019] 图1是现有典型的带隙基准电路的电路图；
[0020] 图2是本发明的带隙基准电路的电路图；
[0021]图3A和图3B分别是现有技术与本发明的带隙基准电路的工作原理示意图。
【具体实施方式】
[0022] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明作进一步的详细说明。
[0023] 图2是本发明的带隙基准电路的电路图。如图2所示，本发明将图1中的第一电阻R1 替换为第一开关S1、第二开关S2及第一电容C1组成的开关电容电路，将图1中的第二电阻R2 替换为第三开关S3、第四开关S4及第二电容C2组成的开关电容电路，其余结构均与图1相 同。
[0024] 所述开关电容电路是将两个开关串联后将一个电容的一端连接至两个开关之间， 另一端连接地。两个开关结构和尺寸均一致。
[0025] 具体来说，如图2所示，第一开关S1与第二开关S2串联，其串联点通过第一电容C1 接地，第一开关S1的另一端接第二M0S管M2的漏极，第二S2的另一端则连接接运算放大器A 的正输入端;第三开关S3与第四开关S4串联，其串联点通过第二电容C2接地，第三开关S3的 另一端连接运算放大器的正输入端，第三开关S4的另一端连接第二三级管Q2的发射极。 [0026]图3A和图3B分别是现有技术与本发明的带隙基准电路的工作原理示意图。如图3A 所示的现有技术中，若两结点间连接的电阻为R，则传输的电流为(Va-Vb)/R;若两结点间连 接本发明的开关电容电路，且开关S1和S2在频率为f的时钟作用下交替通断，则在一个时钟 周期内电荷的转移量为fXCX(Va-Vb)，因此，此开关电容电路相当于一个阻值为(fxcr1 的电阻。由上述分析可知：本发明的带隙基准电路产生的基准电压为
，基准电流为Icmt=(fXC2)VTln n，其中，CLC2分别是第 一电容C1、第二电容C2的电容值。
[0027] 本发明对比传统带隙基准电路具有以下优点：图1所示的典型带隙基准电路中，典 型的电阻匹配精度为0.4%，电阻绝对值误差为20%，而在图2所示的本发明带隙基准电路 中，典型的电容匹配精度为0.05%，电容绝对值误差为10%，因此本发明的带隙基准电压的 误差率降低为原结构的1/8,本发明的带隙基准电流的误差率降低为原结构的1/2。
[0028] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在 本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。
【主权项】
1. 一种带隙基准电路，包括第一 MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第一三极 管(Q1)、第二三极管(Q2)和运算放大器(A)，其中， 所述第一 M0S管(Ml)、第二M0S管(M2)、第三M0S管(M3)的源极均与输入电源连接，栅极 均与所述运算放大器(A)的输出端连接； 所述第一 M0S管(Ml)的漏极和所述第一三级管（Q1)的发射级连接到所述运算放大器 (A)的负输入端； 其特征在于： 所述第二M0S管(M2)的漏极经由一个第一开关电容电路连接到所述运算放大器(A)的 正输入端； 所述第二三极管(Q2)的发射极经由一个第二开关电容电路也连接到所述运算放大器 (A)的正输入端。2. 如权利要求1所述的带隙基准电路，其特征在于，所述第一开关电容电路和第二开关 电容电路包括两个开关和一个电容，所述两个开关串联，所述一个电容的一端连接至所述 两个开关之间，另一端接地。3. 如权利要求2所述的带隙基准电路，其特征在于，所述两个开关的结构和尺寸均一 致。4. 如权利要求1至3中任一项所述的带隙基准电路，其特征在于，所述第一三级管(Q1) 和第二三极管(Q2)的集电极均接地。5. 如权利要求1至3中任一项所述的带隙基准电路，其特征在于，所述第二M0S管(M2)的 漏极作为电压输出端，输出基准电压V? t。6. 如权利要求1至3中任一项所述的带隙基准电路，其特征在于，所述第三MOS管(M3)的 漏极作为电流输出端，输出基准电源I ? t。7. 如权利要求1至3中任一项所述的带隙基准电路，其特征在于，所述第一MOS管(Ml)、 第二MOS管(M2)、第三MOS管(M3)的尺寸相同。8. 如权利要求1至3中任一项所述的带隙基准电路，其特征在于，所述第二三极管(Q2) 是由多个并联的与第一三极管(Q1)同尺寸的三极管组成。
【文档编号】G05F1/565GK106055009SQ201610438653
【公开日】2016年10月26日
【申请日】2016年6月17日
【发明人】徐文静, 陈杰, 高岑, 赵士彬
【申请人】中国科学院微电子研究所