一种基准电压的电路的制作方法
【专利摘要】本发明提供一种基准电压电路，包括：PTAT电压产生电路，用于通过第一晶体管组与第二晶体管之间具有的反正偏二极管特性使所述第二晶体管工作在亚阈值区以产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到电压叠加输出电路；CTAT电压产生电路，用于通过第一电阻使第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生第二栅源电压，并将所述第二栅源电压作为CTAT电压输出到电压叠加输出电路；电压叠加输出电路，用于将PTAT电压产生电路输出的PTAT电压与CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出；如此，能够提供稳定且精准的基准电压，且电路结构简单、功耗极低。
【专利说明】
-种基准电压的电路
技术领域
[0001] 本发明设及一种集成电路设计领域，特别是设及一种基准电压电路。
【背景技术】
[0002] 基准电压电路通常是指在电路中用做电压基准的精确、稳定的电压源；随着集成 电路规模的不断增大，尤其是系统集成技术的发展，基准电压电路成为大规模、超大规模集 成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。
[0003] 参见图1，现有的基准电压电路通常由启动电路、正溫度系数基准电路及偏置电压 电路组成;其中，正溫度系数基准电路是产生基准电流的电路，启动电路是在电源上电时提 供一路较小的偏置电流，让偏置电压电路能够正常的工作起来；当电源上电时，由于电容C1 两端的电压不能突变，因此MN2晶体管导通，就会产生一路小电流流过MP2晶体管和MN2晶体 管，然后MP1晶体管镜像MP2晶体管的电流，运样正溫度系数基准电路就开始正常工作了，此 时MN1晶体管的栅极电压较高，MN1晶体管导通，就将MN2晶体管的栅极电压拉到低电平，启 动电路就顺利关闭，从而启动电路完成了整个启动过程。该正溫度系数电路用于产生基准 电流，其通过两路互相镜像，产生比较稳定的电流，使MN3晶体管和MN4晶体管都工作在亚阔 值区，其电流大小由MN3晶体管，MN4晶体管和电阻R1共同决定，要求流过MN3晶体管的电流 等于流过MN4晶体管的电流，而MN3晶体管的栅源电压就等于MN4晶体管的栅源电压加电阻R 上的压降;最后得到的基准电流如下公式：
[0004]
[0005] 其中，W/L是丽3晶体管的尺寸，丽4晶体管的尺寸是丽3晶体管的K倍;根据上述公 式可知，得到的基准电流是个比较稳定的值，其值取决于M0S晶体管的参数W及电阻值，几 乎和VDD电压没有关系，但是M0S晶体管的参数会随着溫度的变化而变化，导致最后得到的 基准电压值也跟随变化。
[0006] 偏置电压电路中的MP3晶体管镜像MP2晶体管中流过的电流，也就在MP3晶体管中 产生了一路基准电流，最后通过电阻R2得到基准电Vref。
[0007] 为了获得稳定的电源电压，就必须先提供稳定的基准电压，由上述可知，现有技术 中的基准电压电路所得到的基准电压值会随着溫度变化而变化，从而导致无法提供精准而 稳定的电源电压，进而导致基准电压电路的整体性能下降。另外，现有技术中的基准电压电 路需要提供启动电路及电压偏置电路，运样就增加了基准电压电路设计的复杂度，且存在 着功耗增大的风险。
【发明内容】
[000引鉴于W上所述现有技术的缺点，本发明的目的在于提供一种基准电压电路，能够 提供稳定且精准的基准电压，且电路结构简单、功耗极低。
[0009]为实现上述目的及其他相关目的，本发明的技术方案是运样实现的：
[0010] 本发明提供了一种基准电压电路，该电路包括：绝对溫度成正比（Propodional To Absolute Temperature，PTAT)电压产生电路、绝对溫度成反比（Complemental To Absolute Temperature,CTAT电压产生电路、电压叠加输出电路;其中，所述PTAT电压产生 电路，包括第一晶体管组及第二晶体管，用于通过所述第一晶体管组与所述第二晶体管之 间具有的正反偏二极管特性使所述第二晶体管工作在亚阔值区W产生第一栅源电压，并将 所述第一栅源电压作为PTAT电压输出到所述电压叠加输出电路；
[0011] 所述CTAT电压产生电路，包括第Ξ晶体管、第四晶体管及第一电阻，用于通过第一 电阻使所述第Ξ晶体管及第四晶体管工作在亚阔值区，W及通过所述第四晶体管产生第二 栅源电压，并将所述第二栅源电压作为CTAT电压输出到所述电压叠加输出电路；
[0012] 所述电压叠加输出电路，用于将所述PTAT电压产生电路输出的PTAT电压与所述 CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出。
[0013] 优选地，所述第一晶体管组包括K个N型金属氧化物半导体醒0S晶体管、所述第二 晶体管为第二NM0S晶体管;或者，所述第一晶体管组包括K个NPN晶体管、所述第二晶体管为 第二NPN晶体管;或者，所述第一晶体管组包括K个二极管，所述第二晶体管为第二二极管； 其中，所述第一晶体管组中K个醒0S晶体管的总宽长比是第二醒0S晶体管宽长比的K倍;其 中，K为正整数；
[0014] 所述第Ξ晶体管为第ΞΡ型金属氧化物半导体PM0S晶体管，所述第四晶体管为第 四PM0S晶体管。
[0015] 优选地，所述第一晶体管组包括K个NM0S晶体管、所述第二晶体管为第二NM0S晶体 管时，在所述PTAT电压产生电路中，所述第一晶体管组中K个NM0S晶体管的漏极连接参考电 压源，所述第一晶体管组中K个匪0S晶体管的栅极与第一晶体管组中K个醒0S晶体管的源 极、所述第二醒0S晶体管的栅极、所述第二醒0S晶体管的漏极及所述CTAT电压产生电路中 的所述第四PM0S晶体管的栅极连接，所述第一晶体管组中K个醒0S晶体管的衬底分别连接 到第一晶体管组中对应NM0S晶体管的源极;所述第二醒0S晶体管的源极连接接地点，所述 第二NM0S晶体管的衬底连接接地点；
[0016] 所述CTAT电压产生电路中，所述第SPM0S晶体管的源极连接参考电压源，所述第 ^PMOS晶体管的栅极与第^PMOS晶体管的漏极及第一电阻的正极端连接;所述第一电阻的 负极端与所述第四PM0S晶体管的源极连接;所述第四PM0S晶体管的漏极连接接地点；所述 第SPM0S晶体管、第四PM0S晶体管的衬底均连接参考电压源。
[0017] 优选地，所述第一晶体管组中K个栅极与源极连接的醒0S晶体管等效于K个反偏二 极管，栅极与漏极连接的第二NM0S晶体管等效于一个正偏二极管，W使所述第一晶体管组 中K个NM0S晶体管与所述第二NM0S晶体管之间具有反正偏二极管特性。
[0018] 优选地，所述第一晶体管组包括K个NPN晶体管、所述第二晶体管为第二NPN晶体管 时，在所述PTAT电压产生电路中，所述第一晶体管组中K个NPN晶体管的集电极连接参考电 压源，所述第一晶体管组中K个NPN晶体管的基极与第一晶体管组中K个NPN晶体管的发射 极、所述第二NPN晶体管的基极、所述第二NPN晶体管的集电极及所述CTAT电压产生电路中 的所述第四PM0S晶体管的栅极连接;所述第二NPN晶体管的发射极连接接地点；
[0019] 所述CTAT电压产生电路中，所述第SPM0S晶体管的源极连接参考电压源，所述第 ^PMOS晶体管的栅极与第^PMOS晶体管的漏极及第一电阻的正极端连接;所述第一电阻的 负极端与所述第四PMOS晶体管的源极连接;所述第四PMOS晶体管的漏极连接接地点；所述 第SPM0S晶体管、第四PM0S晶体管的衬底均连接参考电压源。
[0020] 优选地，所述第一晶体管组中K个基极与发射极连接的NPN晶体管等效于K个反偏 二极管，基极与集电极连接的第二NPN晶体管等效于一个正偏二极管，W使所述第一晶体管 组中K个NPN晶体管与所述第二NPN晶体管之间具有反正偏二极管特性。
[0021] 优选地，所述第一晶体管组包括K个二极管，所述第二晶体管为第二二极管时，在 所述PTAT电压产生电路中，所述第一晶体管组中的K个二极管的阴极均连接参考电压源，所 述第一晶体管组中的K个二极管的阳极与所述第二二极管的阳极及所述CTAT电压产生电路 中的所述第四PMOS晶体管的栅极连接;所述第二二极管的阴极连接接地点；
[0022] 所述CTAT电压产生电路中，所述第SPM0S晶体管的源极连接参考电压源，所述第 ^PMOS晶体管的栅极与第^PMOS晶体管的漏极及第一电阻的正极端连接;所述第一电阻的 负极端与所述第四PMOS晶体管的源极连接;所述第四PMOS晶体管的漏极连接接地点；所述 第SPM0S晶体管、第四PMOS晶体管的衬底均连接参考电压源。
[0023] 优选地，所述第一晶体管组中的K个二极管为K个反偏二极管，所述第二二极管为 正偏二极管，W使所述第一晶体管组中K个二极管与所述第二二极管之间具有反正偏二极 管特性。
[0024] 本发明实施例所提供的基准电压电路与现有技术相比，取得了如下进步：
[0025] (1)本发明实施例中PTAT电压产生电路通过所述第一晶体管组与所述第二晶体管 之间具有的正反偏二极管特性使所述第二晶体管工作在亚阔值区W产生PTAT电压;且CTAT 电压产生电路通过第一电阻使所述第Ξ晶体管及第四晶体管工作在亚阔值区，W及通过所 述第四晶体管产生CTAT电压，最终根据PTAT电压及CTAT电压得到一个随溫度变化较小的基 准电压，从而获得了稳定且精准的电源电压，运保证了整个电路的稳定性，提高了电路的整 体性能；
[0026] (2)本发明实施例中不需要提供启动电路及电压偏置电路仍然能够获得稳定且精 准的电源电压，因此，该基准电压电路的电路结构简单、设计复杂度低且成本较低；
[0027] (3)本发明实施例中通过第一晶体管组与所述第二晶体管之间具有的正反偏二极 管特性，输出一个只消耗1~lOnA电流的PTAT电压信号，从而降低了PTAT电压产生电路的功 耗;并且，通过调整第一电阻所述第四晶体管工作在亚阔值区，使流过所述第四晶体管的电 流仅为10~20nA，从而降低了 CTAT电压产生电路的功耗;如此，本发明实施例提供的基准电 压电路的功耗极低。
【附图说明】
[00%]图1显示为现有技术中的基准电压电路的组成结构示意图。
[0029] 图2显示为本发明的基准电压电路的组成结构示意图。
[0030] 图3显示为本发明实施例一的基准电压电路的具体组成结构示意图。
[0031 ]图4显示为本发明实施例二的基准电压电路的具体组成结构示意图。
[0032] 图5显示为本发明实施例Ξ的基准电压电路的具体组成结构示意图。
[0033] 图6显示为本发明实施例一的基准电压电路的仿真实验结果的示意图。
[0034] 图7显示为本发明实施例一的基准电压电路的仿真实验结果的示意图。
【具体实施方式】
[0035] W下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书 所掲露的内容轻易地了解本发明的其他优点与功效。本发明还可W通过另外不同的具体实 施方式加 W实施或应用，本说明书中的各项细节也可W基于不同观点与应用，在没有背离 本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，W下实施例及实施 例中的特征可W相互组合。
[0036] 需要说明的是，W下实施例中所提供的图示仅W示意方式说明本发明的基本构 想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸 绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也 可能更为复杂。
[0037] 下面结合附图对本发明【具体实施方式】作进一步说明。
[0038] 本发明实施例提出了一种基准电压电路，如图2所示，该基准电压电路包括:PTAT 电压产生电路20、CTAT电压产生电路21、电压叠加输出电路22;其中，
[0039] 所述PTAT电压产生电路20,包括第一晶体管组及第二晶体管，用于通过所述第一 晶体管组与所述第二晶体管之间具有的正反偏二极管特性使所述第二晶体管工作在亚阔 值区W产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到所述电压叠加输出 电路；
[0040] 所述CTAT电压产生电路21，包括第Ξ晶体管、第四晶体管及第一电阻，用于通过第 一电阻使所述第Ξ晶体管及第四晶体管工作在亚阔值区，W及通过所述第四晶体管产生第 二栅源电压，并将所述第二栅源电压作为CTAT电压输出到所述电压叠加输出电路；
[0041] 所述电压叠加输出电路22,用于将所述PTAT电压产生电路输出的PTAT电压与所述 CTAT电压产生电路输出的CTAT电压进行叠加，得到基准电压并输出。
[0042] 上述功能子电路的划分方式仅为本发明实施例给出的一种优选实现方式，功能子 电路的划分方式不构成对本发明的限制。为了描述的方便，W上所述基准电压电路的各部 分W功能分为各种子电路描述。当然，在实施本发明时可W把各子电路的功能在同一个或 多个软件或硬件中实现。
[0043] 下面在实际应用中结合图3、图4及图5所示的基准电压电路分别对PTAT电压产生 电路20、CTAT电压产生电路21、所述电压叠加输出电路22的具体组成结构进行详细说明：
[0044] 在实际应用中，所述PTAT电压产生电路20中的晶体管，可W根据实际需求采用N型 金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NM0S)、NPN晶体管或 二极管实现;所述CTAT电压产生电路21中的晶体管，可W根据实际需求采用P型金属氧化物 半导体（Positive channel Metal Oxide Semiconductor，PM0S)晶体管实现；
[0045] 具体的，在所述PTAT电压产生电路20中，所述第一晶体管组包括Κ个醒OS晶体管 Mil~Μ?κ、所述第二晶体管为第二醒0S晶体管M2;或者，所述第一晶体管组包括K个NPN晶体 管Mil~Μ?κ、所述第二晶体管为第二ΝΡΝ晶体管M2;或者，所述第一晶体管组包括Κ个二极管 Mil~Μ?κ，所述第二晶体管为第二二极管M2;
[0046] 其中，所述第一晶体管组中Κ个NM0S晶体管Mil~Μ?κ的总宽长比是第二NM0S晶体管 M2宽长比的Κ倍，Κ为正整数；
[0047] 在所述CTAT电压产生电路21中，所述第Ξ晶体管为第SPMOS晶体管M3,所述第四 晶体管为第四PM0S晶体管M4。
[0048] 在实际应用中，所述电压叠加输出电路22可由累加器实现。
[0049] 为了更清楚地对本发明实施例进行说明，下面结合具体实施例对本发明实施例提 供的基准电压电路的工作原理进行描述。
[0050] 实施例一
[0051] 参见图3,本实施例中在所述PTAT电压产生电路20中，所述第一晶体管组包括K个， 醒0S晶体管Mil~Μ?κ、所述第二晶体管为第二醒0S晶体管M2;在所述CTAT电压产生电路21 中，所述第Ξ晶体管为第ΞΡ型金属氧化物半导体PM0S晶体管M3,所述第四晶体管为第四 PM0S晶体管Μ4;
[0052] 结合图3所示的基准电压电路，对本发明实施例基准电压电路中各器件的连接关 系进行具体说明：
[0化3] 在所述ΡΤΑΤ电压产生电路20中，所述第一晶体管组中Κ个NM0S晶体管Mil~Μ?κ的漏 极连接参考电压源VDD，所述第一晶体管组中Κ个NM0S晶体管Mh~Μ?κ的栅极与第一晶体管 组中Κ个醒0S晶体管Mh~Μ?κ的源极、所述第二NM0S晶体管M2的栅极、所述第二NM0S晶体管 M2的漏极及所述CTAT电压产生电路中的所述第四PM0S晶体管Μ4的栅极连接，所述第一晶体 管组中Κ个NM0S晶体管Mh~Μ?κ的衬底分别连接到第一晶体管组中对应醒0S晶体管Mil~ Μ?κ的源极;所述第二醒0S晶体管M2的源极连接接地点GND，所述第二醒0S晶体管M2的衬底 连接接地点GND;
[0化4] 所述CTAT电压产生电路21中，所述第SPM0S晶体管M3的源极连接参考电压源VDD， 所述第SPM0S晶体管M3的栅极与第SPM0S晶体管M3的漏极及第一电阻R1的正极端连接;所 述第一电阻R1的负极端与所述第四PM0S晶体管Μ4的源极连接;所述第四PM0S晶体管Μ4的漏 极连接接地点GND;所述第SPM0S晶体管M3、第四PM0S晶体管Μ4的衬底均连接参考电压源 V孤。
[0055] 其中，所述第一晶体管组中Κ个栅极与源极连接的NM0S晶体管Mh~Μ?κ等效于Κ个 反偏二极管，栅极与漏极连接的第二NM0S晶体管M2等效于一个正偏二极管，W使所述第一 晶体管组中Κ个NM0S晶体管Ml 1~Μ?κ与所述第二NM0S晶体管M2之间具有反正偏二极管特性。
[0056] 本实施例一中，基于上述电路组成结构及器件间的连接关系，所述基准电压电路 的工作原理是运样的：
[0057] 步骤1:所述ΡΤΑΤ电压产生电路20输出ΡΤΑΤ电压到所述电压叠加输出电路22;
[005引首先，预设流过第一晶体管组中Κ个NM0S晶体管Ml 1~Μ?κ的总电流为11，则：
[0化9] Ii = Is · K (1)
[0060]其中，Is为第一晶体管组中每个醒OS晶体管Mil~Μ?κ的PN结反向饱和电流，K为第 一晶体管组中Κ个醒0S晶体管Mh~Μ?κ的总宽长比与第二醒0S晶体管M2的宽长比的倍数比 例；
[006。 然后，预设流过第二NM0S晶体管M2的电流为12，则： 闺
<2：>
[0063] 其中，VGS2为第二NM0S晶体管M2的栅源电压，η为一个非理想因子，且η>1。
[0064]由于所述第一晶体管组Mh~Μ?κ与第二醒OS晶体管M2串联，因此流过第一晶体管 组Mil~Μ?κ的总电流的Ii与流过第二NM0S晶体管M2的电流为12相等，即：Ii = l2,由此得到第 二NM0S晶体管M2的栅源电压Vgs2为：
[00化]VGS2 = n · Vt · In化）(3)
[0066] 其中，f'r = ^ 'k为指玻尔兹曼常量，k的取值范围为1.38X 10~23焦耳/开尔文，Τ 为热力学溫度，q为电子电荷量，q的取值范围为1.6X10~19库伦。在所述ΡΤΑΤ电压产生电 路20中，将所述第二醒0S晶体管M2的栅源电压VGS2作为所述PTAT电压产生电路20输出的 PTAT电压Vptat，即：
[0067] Vgs2 = Vptat (4)
[006引由式(3)及(4)可W看出，所述PTAT电压产生电路20输出的PTAT电压Vptat是一个正 溫度系数电压。
[0069] 本步骤中，所述PTAT电压产生电路20中，K个栅源短接的NM0S晶体管Mh~Μ?κ等效 于Κ个反偏二极管，一个栅漏短接的第二NM0S晶体管M2等效于一个正偏二极管，利用NM0S晶 体管Mil~Μ?κ与第二NM0S晶体管M2之间具有的反正偏二极管特性，输出一个仅消耗1~lOnA 电流的PTAT电压，从而降低了所述PTAT电压产生电路20的功耗。
[0070] 步骤2:所述CTAT电压产生电路21输出的CTAT电压到所述电压叠加输出电路22;
[0071] 通过调整所述第一电阻R1所述第四PM0S晶体管M4工作在亚阔值区，因此，流过所 述第四PM0S晶体管M4的电流通常为10~20nA，由此可W设定：
[0072] VsG4*|Vth4| (5)
[0073] 其中，Vth4为所述第四PM0S晶体管M4的阔值电压，且Vth4与溫度T的关系可W近似表 示为：
[0074] Vth41 * Vtho-βΤ (6)
[0075] 其中，Vth。为与溫度无关的常量，β为大于零的常量，T为溫度值；
[0076] 在所述CTAT电压产生电路21中，将所述第四醒0S晶体管Μ4的栅源电压VsG4作为所 述CTAT电压产生电路21输出的CTAT电压VcTAT，即：
[0077] VsG4 = VcTAT (7)
[007引由式(5)、（6)及(7)可W看出，所述CTAT电压产生电路21输出的CTAT电压VcTAT是一 个负溫度系数电压。
[0079] 本步骤中，所述CTAT电压产生电路21通过调整所述第一电阻R1所述第四PM0S晶体 管M4工作在亚阔值区，因此，流过所述第四PM0S晶体管M4的电流通常为10~20nA，从而降低 了所述CTAT电压产生电路21的功耗。
[0080] 需要说明的是，在基准电压电路的具体实现过程中，步骤1与步骤2可W不分先后 顺序同时进行，即所述PTAT电压产生电路20输出PTAT电压到所述电压叠加输出电路22,同 时，所述CTAT电压产生电路21输出的CTAT电压到所述电压叠加输出电路22。
[0081] 步骤3:所述电压叠加输出电路22将所述PTAT电压产生电路20输出的PTAT电压与 所述CTAT电压产生电路21输出的CTAT电压进行叠加，得到基准电压并输出。
[0082] 所述基准电压电路中B点电压为PTAT电压与CTAT电压之和，即B点电压Vref为：
[0083] VREF = VGS2+VsG4 = n · Vt · ln(K)+Vth〇-0t (8)
[0084] 本步骤中，所述电压叠加输出电路22实现的叠加过程属于现有技术，重复之处不 再寶述。
[0085] 实施例二
[0086] 参见图4,本实施例中在所述PTAT电压产生电路20中，所述第一晶体管组包括K个 NPN晶体管Mh~Μ?κ、所述第二晶体管为第二NPN晶体管M2;在所述CTAT电压产生电路21中， 所述第Ξ晶体管为第SPM0S晶体管M3，所述第四晶体管为第四PM0S晶体管Μ4;
[0087] 结合图4所示的基准电压电路，对本发明实施例基准电压电路中各器件的连接关 系进行具体说明：
[008引在所述ΡΤΑΤ电压产生电路20中，所述第一晶体管组中Κ个ΝΡΝ晶体管Mh~Μ?κ的集 电极连接参考电压源VDD，所述第一晶体管组中Κ个ΝΡΝ晶体管Mil~Μ?κ的基极与第一晶体管 组中Κ个ΝΡΝ晶体管Ml 1~Μ?κ的发射极、所述第二ΝΡΝ晶体管M2的基极、所述第二ΝΡΝ晶体管M2 的集电极及所述CTAT电压产生电路中的所述第四PM0S晶体管Μ4的栅极连接;所述第二ΝΡΝ 晶体管M2的发射极连接接地点GND;
[0089] 所述CTAT电压产生电路中21，所述第SPM0S晶体管M3的源极连接参考电压源VDD， 所述第SPM0S晶体管M3的栅极与第SPM0S晶体管M3的漏极及第一电阻R1的正极端连接;所 述第一电阻R1的负极端与所述第四PM0S晶体管M4的源极连接;所述第四PM0S晶体管M4的漏 极连接接地点GND;所述第SPM0S晶体管M3、第四PM0S晶体管M4的衬底均连接参考电压源 V孤。
[0090] 其中，所述第一晶体管组中K个基极与发射极连接的NPN晶体管Mh~Μ?κ等效于K个 反偏二极管，基极与集电极连接的第二ΝΡΝ晶体管M2等效于一个正偏二极管，W使所述第一 晶体管组中Κ个ΝΡΝ晶体管Mil~Μ?κ与所述第二ΝΡΝ晶体管M2之间具有反正偏二极管特性。
[0091] 本实施例二中，基于上述电路组成结构及器件间的连接关系，所述基准电压电路 的工作原理与实施例一中的实现原理相同，重复之处不再寶述。
[0092] 实施例Ξ
[0093] 参见图5,本实施例中在所述ΡΤΑΤ电压产生电路20中，所述第一晶体管组包括Κ个 二极管Mh~Μ?κ，所述第二晶体管为第二二极管M2;在所述CTAT电压产生电路21中，所述第 Ξ晶体管为第ΞΡ型金属氧化物半导体PM0S晶体管M3,所述第四晶体管为第四PM0S晶体管 M4;
[0094] 结合图5所示的基准电压电路，对本发明实施例基准电压电路中各器件的连接关 系进行具体说明：
[00M] 在所述ΡΤΑΤ电压产生电路20中，所述第一晶体管组中的K个二极管Mil~Μ?κ的阴极 均连接参考电压源VDD，所述第一晶体管组中的Κ个二极管Mh~Μ?κ的阳极与所述第二二极 管M2的阳极及所述CTAT电压产生电路中的所述第四PM0S晶体管Μ4的栅极连接;所述第二二 极管M2的阴极连接接地点GND;
[0096] 所述CTAT电压产生电路21中，所述第SPM0S晶体管M3的源极连接参考电压源VDD， 所述第SPM0S晶体管M3的栅极与第SPM0S晶体管M3的漏极及第一电阻R1的正极端连接;所 述第一电阻R1的负极端与所述第四PM0S晶体管M4的源极连接;所述第四PM0S晶体管M4的漏 极连接接地点GND;所述第SPM0S晶体管M3、第四PM0S晶体管M4的衬底均连接参考电压源 V孤。
[0097] 其中，所述第一晶体管组中的Κ个二极管Mil~Μ?κ为Κ个反偏二极管，所述第二二极 管M2为正偏二极管，W使所述第一晶体管组中Κ个二极管Mil~Μ?κ与所述第二二极管M2之间 具有反正偏二极管特性。
[0098] 本实施例Ξ中，基于上述电路组成结构及器件间的连接关系，所述基准电压电路 的工作原理与实施例一中的实现原理相同，重复之处不再寶述。
[0099] 参见图6及图7,为本发明实施例一中的电压基准电路的仿真实验结果的示意图， 图6所示为该电压基准电路中随着溫度Τ的变化基准电压随之变化的仿真实验结果；由图6 可见，随着溫度Τ的变化基准电压随之变化较小，基本保持恒定，如此，最终得到一个随溫度 变化较小的基准电压，从而获得了稳定且精准的电源电压，运保证了整个电路的稳定性，提 高了电路的整体性能。
[0100] 图7为该电压基准电路中随着溫度Τ的变化基准电流随之变化的仿真实验结果，由 图7可见，该电路在常溫25 °C下基准电流为17ηΑ，高溫90°C下基准电流为80ηΑ，基准电压消 耗的基准电流较小，从而降低了基准电压电路的功耗。
[0101] 本发明实施例提供的基准电压电路与现有技术相比，取得了如下进步：
[0102] (1)本发明实施例中ΡΤΑΤ电压产生电路通过所述第一晶体管组与所述第二晶体管 之间具有的正反偏二极管特性使所述第二晶体管工作在亚阔值区W产生ΡΤΑΤ电压;且CTAT 电压产生电路通过第一电阻使所述第Ξ晶体管及第四晶体管工作在亚阔值区，W及通过所 述第四晶体管产生CTAT电压，最终根据ΡΤΑΤ电压及CTAT电压得到一个随溫度变化较小的基 准电压，从而获得了稳定且精准的电源电压，运保证了整个电路的稳定性，提高了电路的整 体性能；
[0103] (2)本发明实施例中不需要提供启动电路及电压偏置电路仍然能够获得稳定且精 准的电源电压，因此，该基准电压电路的电路结构简单、设计复杂度低且成本较低；
[0104] (3)本发明实施例中通过第一晶体管组与所述第二晶体管之间具有的正反偏二极 管特性，输出一个只消耗1~lOnA电流的ΡΤΑΤ电压信号，从而降低了ΡΤΑΤ电压产生电路的功 耗;并且，通过调整第一电阻所述第四晶体管工作在亚阔值区，使流过所述第四晶体管的电 流仅为10~20ηΑ，从而降低了 CTAT电压产生电路的功耗;如此，降低了整体基准电压电路的 功耗。
[0105] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟 悉此技术的人±皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因 此，举凡所属技术领域中具有通常知识者在未脱离本发明所掲示的精神与技术思想下所完 成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1. 一种基准电压电路，其特征在于，所述电路包括:PTAT电压产生电路、CTAT电压产生 电路、电压叠加输出电路;其中， 所述PTAT电压产生电路，包括第一晶体管组及第二晶体管，用于通过所述第一晶体管 组与所述第二晶体管之间具有的反正偏二极管特性使所述第二晶体管工作在亚阈值区以 产生第一栅源电压，并将所述第一栅源电压作为PTAT电压输出到所述电压叠加输出电路； 所述CTAT电压产生电路，包括第三晶体管、第四晶体管及第一电阻，用于通过第一电阻 使所述第三晶体管及第四晶体管工作在亚阈值区，以及通过所述第四晶体管产生第二栅源 电压，并将所述第二栅源电压作为CTAT电压输出到所述电压叠加输出电路； 所述电压叠加输出电路，用于将所述PTAT电压产生电路输出的PTAT电压与所述CTAT电 压产生电路输出的CTAT电压进行叠加，得到基准电压并输出。2. 根据权利要求1所述的基准电压电路，其特征在于，所述第一晶体管组包括K个N型金 属氧化物半导体NMOS晶体管、所述第二晶体管为第二NMOS晶体管;或者，所述第一晶体管组 包括K个NPN晶体管、所述第二晶体管为第二NPN晶体管;或者，所述第一晶体管组包括K个二 极管，所述第二晶体管为第二二极管;其中，所述第一晶体管组中K个匪0S晶体管的总宽长 比是第二NMOS晶体管宽长比的K倍;其中，K为正整数； 所述第三晶体管为第三P型金属氧化物半导体PM0S晶体管，所述第四晶体管为第四 PM0S晶体管。3. 根据权利要求2所述的电压基准电路，其特征在于，所述第一晶体管组包括K个匪0S 晶体管、所述第二晶体管为第二NMOS晶体管时，在所述PTAT电压产生电路中，所述第一晶体 管组中KfNMOS晶体管的漏极连接参考电压源，所述第一晶体管组中K个NMOS晶体管的栅极 与第一晶体管组中K个NMOS晶体管的源极、所述第二NMOS晶体管的栅极、所述第二NMOS晶体 管的漏极及所述CTAT电压产生电路中的所述第四PM0S晶体管的栅极连接，所述第一晶体管 组中K个匪0S晶体管的衬底分别连接到第一晶体管组中对应匪0S晶体管的源极;所述第二 NMOS晶体管的源极连接接地点，所述第二NMOS晶体管的衬底连接接地点； 所述CTAT电压产生电路中，所述第三PM0S晶体管的源极连接参考电压源，所述第三 PM0S晶体管的栅极与第三PM0S晶体管的漏极及第一电阻的正极端连接;所述第一电阻的负 极端与所述第四PM0S晶体管的源极连接;所述第四PM0S晶体管的漏极连接接地点；所述第 三PM0S晶体管、第四PM0S晶体管的衬底均连接参考电压源。4. 根据权利要求3所述的基准电压电路，其特征在于，所述第一晶体管组中K个栅极与 源极连接的NMOS晶体管等效于K个反偏二极管，栅极与漏极连接的第二NMOS晶体管等效于 一个正偏二极管，以使所述第一晶体管组中K个匪0S晶体管与所述第二NMOS晶体管之间具 有反正偏二极管特性。5. 根据权利要求2所述的基准电压电路，其特征在于，所述第一晶体管组包括K个NPN晶 体管、所述第二晶体管为第二NPN晶体管时，在所述PTAT电压产生电路中，所述第一晶体管 组中K个NPN晶体管的集电极连接参考电压源，所述第一晶体管组中K个NPN晶体管的基极与 第一晶体管组中K个NPN晶体管的发射极、所述第二NPN晶体管的基极、所述第二NPN晶体管 的集电极及所述CTAT电压产生电路中的所述第四PM0S晶体管的栅极连接;所述第二NPN晶 体管的发射极连接接地点； 所述CTAT电压产生电路中，所述第三PM0S晶体管的源极连接参考电压源，所述第三 PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接;所述第一电阻的负 极端与所述第四PM0S晶体管的源极连接;所述第四PM0S晶体管的漏极连接接地点；所述第 三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。6. 根据权利要求5所述的基准电压电路，其特征在于，所述第一晶体管组中K个基极与 发射极连接的NPN晶体管等效于K个反偏二极管，基极与集电极连接的第二NPN晶体管等效 于一个正偏二极管，以使所述第一晶体管组中K个NPN晶体管与所述第二NPN晶体管之间具 有反正偏二极管特性。7. 根据权利要求2所述的基准电压电路，其特征在于，所述第一晶体管组包括K个二极 管，所述第二晶体管为第二二极管时，在所述PTAT电压产生电路中，所述第一晶体管组中的 K个二极管的阴极均连接参考电压源，所述第一晶体管组中的K个二极管的阳极与所述第二 二极管的阳极及所述CTAT电压产生电路中的所述第四PMOS晶体管的栅极连接;所述第二二 极管的阴极连接接地点； 所述CTAT电压产生电路中，所述第三PMOS晶体管的源极连接参考电压源，所述第三 PMOS晶体管的栅极与第三PMOS晶体管的漏极及第一电阻的正极端连接;所述第一电阻的负 极端与所述第四PMOS晶体管的源极连接;所述第四PMOS晶体管的漏极连接接地点；所述第 三PMOS晶体管、第四PMOS晶体管的衬底均连接参考电压源。8. 根据权利要求7所述的基准电压电路，其特征在于，所述第一晶体管组中的K个二极 管为K个反偏二极管，所述第二二极管为正偏二极管，以使所述第一晶体管组中K个二极管 与所述第二二极管之间具有反正偏二极管特性。
【文档编号】G05F3/20GK105824348SQ201610316908
【公开日】2016年8月3日
【申请日】2016年5月12日
【发明人】李鹏, 苟超, 孙毛毛, 王菡, 陈波, 梁盛铭, 赵思源
【申请人】中国电子科技集团公司第二十四研究所