一种带有电压自举的高速基准缓冲电路的制作方法
【技术领域】
[0001]本发明涉及应用于数模转换器中的基准缓冲电路。
【背景技术】
[0002]随着半导体技术的迅速发展，高速高精度模数转换器已广泛应用于数字通讯、军事雷达等领域。流水线模数转换器Pipelined ADC作为目前主流的ADC产品之一，能够很好的兼顾速度与精度的要求。在流水线模数转换器中，带乘法的数模转换器MDAC作为其重要组成部分，其性能决定了整个流水线模数转换器的性能。随着工艺技术的发展，电源电压的降低，应用于MDAC中的基准缓冲电路的设计无疑面临着新的挑战。
[0003]在较低的电源电压下想要获得相对较高的MDAC模块参考电压比，且使用NMOS晶体管提高基准驱动速度，则NMOS管栅电压必须超过电源电压，现有解决方案为在需要高电源电压部分采用局部高电源供电，采用此种方案不仅导致电路整体功耗的增大，且整个芯片为此要增加一个电压域，此外，也增加了版图设计的难度。
【发明内容】
[0004]发明目的:为了克服现有技术中存在的不足，提供一种带有电压自举的高速基准缓冲电路，降低电路功耗。
[0005]技术方案:一种带有电压自举的高速基准缓冲电路包括:含电压自举电路的运放、源随电路；
[0006]所述含电压自举电路的运放包括:第一电容、第二电容、第三电容、第四电容、第一NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管及时钟电路；其中，第一 NMOS管的漏极接电源电压VDD，源极与第一电容的第一端相连，且与第二 NMOS管的栅极相连，所述第一电容的第二端接时钟信号clka-;第二NMOS管的漏极接电源电压VDD，源极与第二电容的第一端相连，且与第一 NMOS管的栅极相连，所述第二电容的第二端接时钟信号clka，所述时钟信号clka-为时钟信号clka的反相信号；所述第三NMOS管的漏极接电源电压VDD，栅极与所述第二 NMOS管的栅极相连，所述第三NMOS管的源极与所述第三电容的第一端相连，所述第三电容的第二端与时钟信号clkb-相连；所述第四NMOS管的漏极接电源电压VDD，栅极与所述第一 NMOS管的栅极相连，所述第四NMOS管的源极与所述第四电容的第一端相连，所述第四电容的第二端与时钟信号clkb相连；所述第一 PMOS管的源极与第二 PMOS管的源极相连，漏极接第三电容的第一端，栅极与第二 PMOS管的漏极相连，且与第四电容的第一端相连；所述第二 PMOS管的漏极接第四电容的第一端，栅极与第一 PMOS管的漏极相连，且与第三电容的第一端相连；所述第三PMOS管的源极与第四PMOS管的源极相连，且与第一PMOS管源极及第二 PMOS管源极相连，所述第三PMOS管的栅极与漏极短接，且与第四PMOS管的栅极相连，同时与第五NMOS管的漏极相连，所述第四PMOS管的漏极与第六NMOS管漏极相连，且作为含电压自举电路的运放的输出端；所述第五NMOS管的栅极接作为含电压自举电路的运放的正相输入端，源极与第七NMOS管的漏极相连，且与第六NMOS管的源极相连，所述第六NMOS管的栅极作为含电压自举电路的运放的反相输入端；所述第七NMOS管的栅极接外部固定电压Vb，其中Vb是固定电压值400mV，源极接地电位；
[0007]所述时钟电路包含第一反相器，第二反相器、第三反相器、第四反相器、第五反相器、第一传输门；所述第一反相器的输入端接输入时钟信号、输出端接第二反相器的输入，所述第二反相器的输出端输出所述时钟信号clka-，并接第四反相器的输入端，所述第四反相器的输出端输出所述时钟信号clkb-;所述第一传输门的第一端接输入时钟信号，第二端接第三反相器的输入，所述第三反相器的输出端输出所述时钟信号clka，并接第五反相器的输入，所述第五反相器的输出端输出所述时钟信号clkb ；
[0008]所述源随电路包括:第八NMOS管、第九NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻；其中，第八NMOS管的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端相连，源极与第一电阻的第一端相连，且与含电压自举电路的运放的反相输入端相连，所述第一电阻的第二端与第二电阻的第一端相连，所述第二电阻的第二端与第三电阻的第一端相连，所述第三电阻的第二端与地电位相连；第九NMOS管的漏极接电源电压VDD，栅极与含电压自举电路的运放的输出端相连，源极与第四电阻的第一端相连，且接输出引脚VRP，所述第四电阻的第二端与第五电阻的第一端相连，所述第五电阻的第二端与第六电阻的第一端相连，且接输出引脚VRM，所述第六电阻的第二端与地电位相连。
[0009]有益效果:本发明的带有电压自举的高速基准缓冲电路，在电源电压为VDD时，采用电源自举方式，得到2VDD电源电压，与现有采用常规的高电源电压的电路相比，降低了整体电路的功耗，避免了两种电源域，因为2VDD局部电压的存在，使得NMOS晶体管栅电压可以超过VDD，进而生成接近于VDD的参考电平，电路速度大大提高，此外，因整体电路仅有一个电源电压，电路得到简化，性能更加良好。
【附图说明】
[0010]图1为一种带有电压自举的高速基准缓冲电路的结构示意图；
[0011]图2为1.2V电源电压下生成自举电源2.4V仿真曲线；
[0012]图3为1.2V电源电压下运放输出1.5V仿真曲线；
[0013]图4为基准缓冲与模数转换器级联仿真曲线。
【具体实施方式】
[0014]下面结合附图对本发明做更进一步的解释。
[0015]本发明所述的带有电压自举的高速基准缓冲电路包括:含电压自举电路的运放、源随电路；含电压自举的运放与源随电路相连。
[0016]如图1所示，含电压自举的运放包括:第一电容Cl、第二电容C2、第三电容C3、第四电容C4、第一 NMOS管MNl、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS 管 MN5、第六 NMOS 管 MN6、第七 NMOS 管 MN7、第一 PMOS 管 MPl、第二 PMOS 管 MP2、第三PMOS管MP3、第四PMOS管MP4及时钟电路。
[0017]其中，第一 NMOS管丽I的漏极接电源电压VDD，源极与第一电容Cl的第一端相连，且与第二 NMOS管丽2的栅极相连，第一电容Cl的第二端接时钟信号clka-。第二 NMOS管丽2的漏极接电源电压VDD，源极与第二电容C2的第一端相连，且与第一 NMOS管丽I的栅极相连，第二电容C2的第二端接时钟信号clka。时钟信号clka-为时钟信号clka的反相信号。
[0018]第三NMOS管匪3的漏极接电源电压VDD，栅极与第二 NMOS管丽2的栅极相连，第三NMOS管丽3的源极与第三电容C3的第一端相连，第三电容C3的第二端与时钟信号clkb-相连。
[0019]第四NMOS管NM4的漏极接电源电压VDD，栅极与第一 NMOS管丽I的栅极相连，第四NMOS管MN4的源极与第四电容C4的第一端相连，第四电容C4的第二端与时钟信号clkb相连。
[0020]第一 PMOS管MPl的源极与第二 PMOS管MP2的源极相连，漏极接第三电容C3的第一端，栅极与第二 PMOS管MP2的漏极相连，且与第四电容C4的第一端相连。第二 PMOS管MP2的漏极接第四电容C4的第一端，栅极与第一 PMOS管MPl的漏极相连，且与第三电容C3的第一端相连。
[0021]第三PMOS管MP3的源极与第四PMOS管MP4的源极相连，且与第一 PMOS管MPl源极及第二 PMOS管MP2源极相连，第三PMOS管MP3的栅极与漏极短接，且与第四PMOS管MP4的栅极相连，同时与第五NMOS管MN5的漏极相连，第四PMOS管MP4的漏极与第六NMOS管MN6漏极相连，且作为含电压自举电路的运放的输出端Vout。
[0022]第五NMOS管MN5的栅极作为含电压自举电路的运放的正相输入端Vin+，源极与第七NMOS管MN7的漏极相连，且与第六NMOS管MN6的源极相连，第六NMOS管MN6的栅极接作为含电压自举电路的运放的反相输入端Vin-。第七NMOS管丽7的栅极接外部固定电压Vb，其中Vb是固定电压值，为放大器偏置电压，源极接地电位。
[0023]时钟电路包含第一反相器invl，第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第一传输门TG1。第一反相器invl的输入端接输入时钟信号、输出端接第二反相器irw2的输入，第二反相器inv2的输出端输出时钟信号clka-，并接第四反相器inv4的输入端，第四反相器inv4的输出端输出时钟信号clkb-。第一传输门TGl的第一端接输入时钟信号，第二端接第三反相器inv3的输入，第三反相器inv3的输出端输出时钟信号clka，并接第五反相器inv5的输入，第五反相器inv5的输出端输出所述时钟信号
clkbo
[0024]含电压自举电路的运放中，第三PMOS管MP3的源极与第四PMOS管MP4的源极及第一 PMOS管MPl源极、第二 PMOS管MP2源极连接点为第一节点NI，第一 NMOS管MNl的栅极与第二 NMOS管MN2的源极连接点作为第三节点N3，第二 NMOS管MN2的栅极与第一 NMOS管丽I的源极连接点作为第四节点N4，所述第一 PMOS管MPl的栅极与第二 PMOS管MP2的漏极及第四电容C4的第一端相连点为第五节点N5，所述第二 PMOS管MP2的栅极与第一 PMOS管MPl的漏极相连，且与第三电容C3的第一端相连点为第五节点N5。第五NMOS管丽5、第六NMOS管MN6、第七NMOS管MN7、第三PMOS管MP3、第四PMOS管MP4构成基本差分运算放大器。第一电容Cl、第二电容C2、第三电容C3、第四电容C4、第一 NMOS管丽1、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一 PMOS管MP1、第二 PMOS管MP2构成电压自举电路，在时钟信号控制下，电压自举电路将基本差分运算放大器NI点电位举到2VDD，从而保证基本差分运算放大器