亚带隙电压源电路的制作方法
【技术领域】
】
[0001]本发明涉及基准电压技术领域，特别涉及一种亚带隙电压源电路。
【【背景技术】】
[0002]请参考图1所示，其为现有技术中的一种亚带隙电压源电路的电路示意图，其包括偏置电路110、带隙电路120和分压电路130。其中，偏置电路110产生电流偏置为带隙电路120提供偏置电流;带隙电路120—般产生约为1.25V的带隙电压VBG，其由半导体的能带间隙决定;分压电路130包括运算放大器0ΡΑ，分压电阻Ra和Rb，其具体连接关系如图1所示，运算放大器0ΡΑ提供驱动电阻Ra和Rb的电流，另外，运算放大器0ΡΑ隔离在分压电阻和带隙电路120之间，可以避免分压电阻Ra和Rb对带隙电路120的工作产生不良影响。这样，图1中的每个模块都需要消耗相应的电流，同时也占据较大的芯片面积。降低电流消耗有助于实现芯片低功耗，减小芯片面积有助于减小芯片成本。
[0003]因此，有必要提供一种改进的技术方案来解决上述问题。
【
【发明内容】
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[0004]本发明的目的在于提供一种亚带隙电压源电路，其可以降低芯片功耗和减小芯片面积。
[0005]为了解决上述问题，本发明提供一种亚带隙电压源电路，其包括偏置电路、亚带隙电压产生电路和亚带隙电压输出端。所述偏置电路用于产生并通过其输出端输出偏置电压;所述亚带隙电压产生电路包括M0S管MP3、MP4、丽3、丽4和丽5，双极型晶体管Q2和Q3，以及电阻R2J0S管MP3的源极与电源端相连，其栅极与所述偏置电路的输出端相连，其漏极经电阻R2与双极型晶体管Q2的发射极相连;双极型晶体管Q2的栅极接地，其集电极与M0S管MN3的漏极相连;M0S管MN3的栅极与其漏极相连，其源极接地;双极型晶体管Q3的发射极与M0S管MP3和电阻R2之间的连接节点相连，其集电极与M0S管丽4的漏极相连;M0S管丽4的源极接地，其栅极与M0S管MN3的栅极相连;M0S管MP4的源极与所述电源端相连，其栅极与偏置电路的输出端相连，其漏极与M0S管MN5的漏极相连;M0S管MN5的源极接地，其栅极与M0S管丽4的漏极相连，M0S管MP4和丽5之间的连接节点与双极型晶体管Q3的基极相连，且该连接节点也与亚带隙电压输出端相连。
[0006]进一步的，所述偏置电路包括M0S管MP1、MP2、MN1和MN2，双极型晶体管Q1和电阻R1。其中，M0S管MP1的源极与电源端相连，其栅极与M0S管MP2的栅极相连，其漏极与M0S管MN1的漏极相连;M0S管MN1的栅极与其漏极相连，其源极经双极型晶体管Q1接地;双极型晶体管Q1的基极与其集电极相连;M0S管MP2的源极与电源端相连，其栅极与其源极相连，其源极与M0S管丽2的漏极相连;M0S管丽2的栅极与M0S管丽1的栅极相连，M0S管丽2的源极经电阻R1接地;M0S管丽1的衬体端接地，M0S管丽2的衬体端接地;M0S管MP1的栅极和M0S管MP2的栅极之间的连接节点为偏置电路的输出端，该连接节点上的电压为所述偏置电压。
[0007]进一步的，]?05管1031、]\032、]\033和]\034为?]\105晶体管；]\?)5管丽1、丽2、丽3、丽4和丽5为NMOS晶体管;双极型晶体管Q2和Q3为PNP型晶体管。
[0008]进一步的，双极型晶体管Q1为PNP型晶体管，且双极型晶体管Q1的发射极与所述M0S管MN1的源极相连，其集电极接地;或，双极型晶体管Q1为NPN型晶体管，且双极型晶体管Q1的集电极与所述M0S管MN1的源极相连，其发射极接地。
[0009]进一步的，根据基尔霍夫定律，M0S管MP2的漏极电流等于电阻R1的电流，电阻R1的电流= Vbel/Rl，其中，Vbel为双极型晶体管Q1的基极-发射极电压，R1为电阻R1的电阻值；M0S管MP3复制M0S管MP2的电流，M0S管MP3的漏极电流等于Vbel/Rl;电阻R2和双极型晶体管Q2的发射极之间的连接节点的电压VC:VC = Vbe2(l)，其中，Vbe2为双极型晶体管Q2的基极-发射极电压;M0S管MN3和MN4形成电流镜，且两者漏极电流相等;双极型晶体管Q2的集电极电流等于M0S管MN3的漏极电流;双极型晶体管Q3的集电极电流等于M0S管MN4的漏极电流；双极型晶体管Q2和Q3的电流增益大于100，其基极电流相对发射极电流可忽略，即其发射极电流等于集电极电流，则双极型晶体管Q2的发射极电流等于M0S管MP3漏极电流的1/2，这样，￥0-￥0=(1/2).(￥匕61/1?1).1?2(2);将公式(1)代入公式(2)中得到:￥0 = ￥匕62+(1/2).(Vbel/Rl).R2(3)；
[0010]亚带隙电压输出端的电压VSUBBG = VD-Vbe3 (4)，
[0011]将公式(3)代入公式(4)中得到:
[0012]VSUBBG = Vbe2+(l/2).(Vbel/Rl ).R2-Vbe3= Δ Vbe+Vbel/K= (1/Κ).(Vbel+K.ΔVbe) (5)
[0013]AVbe = Vbe2-Vbe3；K=(2.R2)/Rl,
[0014]其中，VD为电阻R2与MOS管MP3的漏极之间的连接节点的电压，VC为电阻R2与双极型晶体管Q2的发射极之间的连接节点的电压，R1为电阻R1的电阻值，R2为电阻R2的电阻值，Vbel为双极型晶体管Q1的基极-发射极电压;Vbe2为双极型晶体管Q2的基极-发射极电压；Vbe3为双极型晶体管Q3的基极-发射极电压。
[0015]进一步的，Vbel为负温度系数值，ΔVbe为正温度系数值，通过设计合适的K实现(Vbel+K.Δ Vbe)为零温度系数的值，且K为大于1的值。
[0016]进一步的，通过合理设计△ Vbe和K值，实现实际电路中所需的各种合适亚带隙电压值。
[0017]与现有技术相比，本发明的亚带隙电压源电路包括偏置电路和亚带隙电压产生电路两个模块，其不仅降低了电流功耗，而且也减小了芯片面积。
【【附图说明】】
[0018]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0019]图1为现有技术中的一种亚带隙电压源电路的电路示意图；
[0020]图2为本发明在一个实施例中的亚带隙电压源电路的电路示意图。
【【具体实施方式】】
[0021]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0022]此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0023]请参考图2所示，其为本发明在一个实施例中的亚带隙电压源电路的电路示意图。图2所示的亚带隙电压源电路包括偏置电路210、亚带隙电压产生电路220和亚带隙电压输出端 VSUBBG。
[0024]所述偏置电路210用于产生并通过其输出端输出偏置电压。在图2所示的实施例中，所述偏置电路210包括M0S(Metal Oxide Semiconductor)晶体管MP1、MP2、MN1 和MN2，双极型晶体管Q1和电阻R1。其中，MOS管MP1的源极与电源端VIN相连，其栅极与MOS管MP2的栅极相连，其漏极与M0S管MN1的漏极相连;M0S管丽1的栅极与其漏极相连，其源极经双极型晶体管Q1接地;双极型晶体管Q1的基极与其集电极相连;M0S管MP2的源极与电源端VIN相连，其栅极与其源极相连，其源极与M0S管丽2的漏极相连;M0S管丽2的栅极与M0S管丽1的栅极相连，M0S管丽2的源极经电阻R1接地;M0S管丽1的衬体端接地，M0S管丽2的衬体端接地;M0S管MP 1的栅极和M0S管MP2的栅极之间的连接节点为所述偏置电路210的输出端，该连接节点上的电压为所述偏置电压。
[0025]所述亚带隙电压产生电路220包括M0S管MP3、MP4、MN3、MN4和MN5，双极型晶体管Q2和Q3，以及电阻R2J0S管MP3的源极与所述电源端VIN相连，其栅极与所述偏置电路210的输出端(即PM0S管MP2的栅极)相连，其漏极经电阻R2与双极型晶体管Q2的发射极相连;双极型晶体管Q2的栅极接地，其集电极与M0S管丽3的漏极相连;M0S管丽3的栅极与其漏极相连，其源极接地;双极型晶体管Q3的发射极与M0S管MP3和电阻R2之间的连接节点D相连，其集电极与M0S管MN4的漏极相连;M0S管MN4的源极接地，其栅极与M0S管丽3的栅极相连。M0S管MP4的源极与所述电源端VIN相连，其栅极与所述偏置电路210的输出端相连，其漏极与M0S管MN5的漏极相连;M0S管MN5的源极接地，其栅极与M0S管丽4的漏极相连，M0S管MP4和丽5之间的连接节点与双极型晶体管Q3的基极相连，且该连接节点也与亚带隙电压输出端VSUBBG相连。
[0026]需要说明的是，在图2所示的实施例中，M0S管MP1、MP2、MP3和MP4为PM0S晶体管；M0S管丽1、丽2、丽3、丽4和丽5为NM0S晶体管；双极型晶体管Q2和Q3为PNP型晶体管；双极型晶体管Q1为PNP型晶体管，且双极型晶体管Q1的发射极与所述M0S管MN1的源极相连，其集电极接地。在另一个实施例中，双极型晶体管Q1也可以为NPN型晶体管，且双极型晶体