一种用于模数转换器的时钟产生电路的制作方法

本发明涉及模拟集成电路领域，特别涉及一种可用于数字模拟混合信号电路中的时钟产生电路结构。

背景技术：

在人类利用科技和智慧探索自然的过程中，首先获得的信号是模拟信号，而计算机只能处理数字信号。需要通过模数转换器将自然界中广泛存在的模拟信号量化成数字信号方便人们使用计算机处理和传输。因此模数转换器是沟通模拟世界和数字世界的桥梁，具有重要使用价值和广阔的应用前景。

随着ADC(模数转换器)向着高速高精度的方向不断发展，采样时钟抖动引起的相位噪声对采样保持电路造成的误差逐渐成为制约ADC性能提高的一个主要因素。采样时钟抖动造成ADC性能降低的原理如下，采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。时钟信号产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。因此在高速高精度ADC应用中，需要稳定的时钟信号来减小时钟相位噪声对ADC性能的影响。

技术实现要素：

本发明提供了一种时钟稳定技术，通过反馈信号产生电路对时钟稳定环路进行反馈调节，获得稳定占空比的时钟信号输出。通过低通滤波器和N管电流调制反相器实现时钟抖动的降低。得到的稳定的时钟信号经过两相不交叠电路可以获得两相不交叠时钟信号。

为了解决上述技术问题，本发明提出的一种用于模数转换器的时钟产生电路，包括时钟稳定电路和两相不交叠时钟产生电路，所述时钟稳定电路包括时钟稳定环路和反馈信号产生电路。使用时钟稳定环路产生稳定的时钟信号，通过反馈信号产生电路产生反馈信号对时钟稳定环路进行调节，反馈信号产生电路中包含了有源低通滤波器和N管电流调制反相器。

所述时钟稳定环路包括上拉PMOS管MP1，1个二输入与非门NAND1和4个反相器，4个反相器分别记为反相器INV1、反相器INV2、反相器INV3和反相器INV4，其中，反相器INV1输入端连接输入时钟信号，反相器INV1输出端连接二输入与非门NAND1的一个输入端；二输入与非门NAND1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接上拉PMOS管MP1的漏极和反相器INV3的输入端，上拉PMOS管MP1的源极连接电源VDD，上拉PMOS管MP1栅极电压来自反馈信号产生电路；反相器INV3的输出端连接反相器INV4的输入端，反相器INV4的输出端连接二输入与非门NAND1的另一个输入端。

所述反馈信号产生电路包括有源低通滤波器，N管电流调制反相器，3个二输入与非门，3个反相器和1个D触发器DFF；该3个与非门分别记为二输入与非门NAND2、二输入与非门NAND3和二输入与非门NAND4，该3个反相器分别记为反相器INV5、反相器INV6和反相器INV7。

所述有源低通滤波器包括1个运算放大器AMP1，1个电阻R1和1个电容C1；电阻R1一端连接反相器INV5的输出端，电阻R1另一端连接运算放大器AMP1负相输入端和电容C1一端；电容C1的另一端连接运算放大器AMP1输出端和NMOS管MN1栅极；运算放大器正相输入端连接参考电压VREF，运算放大器AMP1负相输入端连接电阻R1和电容C1的一端，运算放大器AMP1的输出端连接至电容C1的另一端。

所述N管电流调制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2，其中NMOS管MN2和PMOS管MP2构成反相器，NMOS管MN1在栅极电压控制下对流过反相器的N管的电流进行调节；PMOS管MP2源极连接电源VDD，PMOS管MP2栅极连接二输入与非门NAND4输出端，PMOS管MP2漏极同时连接至NMOS管MN2的漏极和反相器INV6的输入级；NMOS管MN2漏极连接PMOS管MP2的漏极，NMOS管MN2栅极连接二输入与非门NAND4的输出端，NMOS管MN2源极连接NMOS管MN1的漏极；NMOS管MN1的漏极连接NMOS管MN2的源极，NMOS管MN1的栅极连接运算放大器AMP1的输出端，NMOS管MN1的源极连接地。

本发明中，二输入与非门NAND2的一个输入端连接反相器INV4的输出端，二输入与非门NAND2的输出端连接D触发器DFF的数据输入端D；D触发器DFF的时钟输入端CLK连接反相器INV1的输出端，D触发器DFF的输出端连接二输入与非门NAND3的一个输入端，二输入与非门NAND3的另一个输入端连接反相器INV1的输出端，二输入与非门NAND3的输出端连接反相器INV5的输入端；二输入与非门NAND4的两个输入端分别连接反相器INV1和反相器INV2的输出端；反相器INV6的输出端连接反相器INV7的输入端，反相器INV7的输出端连接二输入与非门NAND2的另一个输入端。

所述两相不交叠时钟产生电路包括2个二输入与非门和5个反相器，其中，2个二输入与非门分别记为二输入与非门NAND5和二输入与非门NAND6，5个反相器分别记为反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12，反相器INV8的输入端连接反相器INV2的输出端，反相器INV8的输出端连接二输入与非门NAND5的一个输入端，二输入与非门NAND5的另一个输入端连接反相器INV12的输出端，二输入与非门NAND5的输出端连接反相器INV9的输入端；反相器INV9的输出端连接反相器INV10的输入端，反相器INV10的输出端连接二输入与非门NAND6的一个输入端，二输入与非门NAND6的另一个输入端连接反相器INV2的输出端，二输入与非门NAND6的输出端连接反相器INV11的输入端；反相器INV11的输出端连接反相器INV12的输入端。

与现有技术相比，本发明用于模数转换器的时钟产生电路包括时钟稳定环路、反馈信号产生电路、两相不交叠时钟产生电路共3个部分。其中时钟稳定环路将输入的时钟信号转变成稳定占空比、低抖动的时钟信号；两相不交叠时钟产生电路将稳定的时钟信号转变成稳定的两相不交叠时钟；反馈信号产生电路通过采集输入输出的时钟信号，为电路提供反馈调节信号，实现时钟占空比调节和低抖动。

本发明提出的时钟稳定电路能够集成在ADC电路中，相对于使用低相位噪声振荡器的方式，本发明提出的结构能够调节任意频率的输入时钟信号。可以通过将普通时钟信号通过本发明的电路结构，进而获得稳定的、低抖动的时钟信号。通过采用本发明提出的结构，可以显著改善时钟信号质量，降低ADC对时钟质量的苛刻要求，提高ADC信噪比。

附图说明

图1是本发明中时钟稳定电路工作原理示意图；

图2是本发明中时钟稳定环路电路原理图；

图3是本发明中反馈信号产生电路原理图；

图4是本发明中整体时钟稳定电路原理图；

图5是本发明中两相不交叠时钟产生电路。

具体实施方式

下面结合具体实施方式对本发明作进一步详细地描述。

如图1所示，本发明的设计思路是，通过时钟稳定环路产生稳定时钟信号，使用的时钟稳定环路自身通过与非门NAND1实现减少输出时钟信号CLK_OUT占空比，通过上拉PMOS管MP1实现增加输出时钟信号CLK_OUT占空比。通过反馈信号产生电路部分，根据输入时钟CLK和输出时钟CLK_OUT产生反馈信号A，实现对输出时钟占空比调节和时钟抖动消除。

如图1所示，本发明提出的一种用于模数转换器的时钟产生电路，包括时钟稳定电路和两相不交叠时钟产生电路，所述时钟稳定电路包括时钟稳定环路和反馈信号产生电路。使用时钟稳定环路产生稳定的时钟信号，通过反馈信号产生电路产生反馈信号对时钟稳定环路进行调节，反馈信号产生电路中包含了有源低通滤波器和N管电流调制反相器。

如图2所示，本发明中，所述时钟稳定环路包括上拉PMOS管MP1，1个二输入与非门NAND1和4个反相器，4个反相器分别记为反相器INV1、反相器INV2、反相器INV3和反相器INV4，其中，反相器INV1输入端连接输入时钟信号，反相器INV1输出端连接二输入与非门NAND1的一个输入端；二输入与非门NAND1的输出端连接反相器INV2的输入端，反相器INV2的输出端连接上拉PMOS管MP1的漏极和反相器INV3的输入端，上拉PMOS管MP1的源极连接电源VDD，上拉PMOS管MP1栅极电压来自反馈信号产生电路；反相器INV3的输出端连接反相器INV4的输入端，反相器INV4的输出端连接二输入与非门NAND1的另一个输入端。

如图3所示，本发明中，所述反馈信号产生电路包括有源低通滤波器，N管电流调制反相器，3个二输入与非门，3个反相器和1个D触发器DFF；该3个与非门分别记为二输入与非门NAND2、二输入与非门NAND3和二输入与非门NAND4，该3个反相器分别记为反相器INV5、反相器INV6和反相器INV7。

所述有源低通滤波器包括1个运算放大器AMP1，1个电阻R1和1个电容C1；电阻R1一端连接反相器INV5的输出端，电阻R1另一端连接运算放大器AMP1负相输入端和电容C1一端；电容C1的另一端连接运算放大器AMP1输出端和NMOS管MN1栅极；运算放大器正相输入端连接参考电压VREF，运算放大器AMP1负相输入端连接电阻R1和电容C1的一端，运算放大器AMP1的输出端连接至电容C1的另一端。

所述N管电流调制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2，其中NMOS管MN2和PMOS管MP2构成反相器，NMOS管MN1在栅极电压控制下对流过反相器的N管的电流进行调节；PMOS管MP2源极连接电源VDD，PMOS管MP2栅极连接二输入与非门NAND4输出端，PMOS管MP2漏极同时连接至NMOS管MN2的漏极和反相器INV6的输入级；NMOS管MN2漏极连接PMOS管MP2的漏极，NMOS管MN2栅极连接二输入与非门NAND4的输出端，NMOS管MN2源极连接NMOS管MN1的漏极；NMOS管MN1的漏极连接NMOS管MN2的源极，NMOS管MN1的栅极连接运算放大器AMP1的输出端，NMOS管MN1的源极连接地。

如图4所示，所述反馈信号产生电路和时钟稳定环路中，所述反馈信号产生电路中二输入与非门NAND2的一个输入端连接时钟稳定环路中反相器INV4的输出端，二输入与非门NAND2另一个输入端连接反相器INV7的输出端，二输入与非门NAND2的输出端连接D触发器DFF的数据输入端D。

D触发器DFF的时钟输入端CLK连接时钟稳定环路中反相器INV1的输出端，D触发器DFF的输出端连接二输入与非门NAND3的一个输入端，二输入与非门NAND3的另一个输入端连接反相器INV1的输出端，二输入与非门NAND3的输出端连接反相器INV5的输入端，反相器INV5的输出端连接至电阻R1。

二输入与非门NAND4的两个输入端分别连接反相器INV1和反相器INV2的输出端；反相器INV6的输出端连接反相器INV7的输入端，二输入与非门NAND4的输出端连接PMOS管MP2和NMOS管MN2的栅极。反相器INV7的输出端连接二输入与非门NAND2的另一个输入端。

如图5所示，所述两相不交叠时钟产生电路包括2个二输入与非门和5个反相器，其中，2个二输入与非门分别记为二输入与非门NAND5和二输入与非门NAND6，5个反相器分别记为反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12，反相器INV8的输入端连接反相器INV2的输出端，反相器INV8的输出端连接二输入与非门NAND5的一个输入端，二输入与非门NAND5的另一个输入端连接反相器INV12的输出端，二输入与非门NAND5的输出端连接反相器INV9的输入端；反相器INV9的输出端连接反相器INV10的输入端，反相器INV10的输出端连接二输入与非门NAND6的一个输入端，二输入与非门NAND6的另一个输入端连接反相器INV2的输出端，二输入与非门NAND6的输出端连接反相器INV11的输入端；反相器INV11的输出端连接反相器INV12的输入端。

本发明的时钟稳定环路中，如图2所示，当反馈信号A为1(高点平)时，上拉PMOS管截止，输出时钟CLK_OUT经过两个反相器INV3、INV4之后进入与非门NAND1输入端B。在节点B和CLKN都为1时，CLK_OUT为1；当节点B和CLKN有一个为0时，CLK_OUT变为0，并且钳制NAND1输出为1，CLK_OUT自锁为低电平0。当反馈信号A为0时，上拉PMOS管MP1导通，CLK_OUT变成高电平1。

本发明的反馈信号产生电路如图3所示，时钟稳定电路整体电路如图4，当输出时钟CLK_OUT占空比大于50％时候，节点B信号占空比也大于50％，导致节点C信号占空比大于50％，从而节点D信号占空比大于50％，节点D是运算放大器AMP1负相输入端，因此运放AMP1输出端节点E电压趋向于减小。节点E控制NMOS管调制反相器，E点电压减小导致NMOS管MN1电流减小，进而NMOS管MN2和PMOS管MP2构成的反相器中N管电流减小，即N管调制反相器输出节点F电压难以变低，导致F点占空比大于50％。反馈信号A占空比大于50％，从而上拉PMOS管导通时间减小，输出时钟CLK_OUT高电平时间减少，占空比趋于50％。反之，当输出时钟CLK_OUT占空比小于50％的时候，节点B信号占空比小于50％，导致节点C信号占空比小于50％，从而节点D信号占空比小于50％，节点D是运算放大器AMP1负相输入端，因此运放AMP1输出端节点E电压趋向于增大。进而导致NMOS管MN1电流增大，N管调制反相器中N管电流增大，即N管调制反相器输出节点F电压容易变低，导致F点占空比变小。反馈信号A占空比小于50％，从而上拉PMOS管导通时间增加，输出时钟CLK_OUT高电平时间增加，占空比趋于50％。

本发明中，两相不交叠时钟产生电路如图5所示，时钟稳定电路输出的占空比50％、低抖动的时钟信号CLK_OUT分为两路，一路经过反相器INV8延时后进入与非门NAND5，另一路直接进入反相器NAND6。与非门仅在输入信号全为1的时候输出信号0，与非门输入信号有一个为0的时候输出信号1，利用此特性和反相器延时，实现输出低电平两相不交叠时钟CLK_A和CLK_B。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。