时钟发生电路的制作方法

文档序号:10596869阅读:617来源:国知局
时钟发生电路的制作方法
【专利摘要】一种时钟发生电路,包括:时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;以及重置控制单元,适用于比较第一时钟的相位与第二时钟的相位,并且当第二时钟领先第一时钟时,控制时钟发生单元以禁用第二时钟和第二反相时钟一段时间,然后使能第二时钟和第二反相时钟。
【专利说明】时钟发生电路
[0001]相关申请交叉引用
[0002]本申请要求于2015年3月9日提交的第10-2015-0032591号韩国专利申请的优先权,该韩国专利申请的全部内容通过引用合并于此。
技术领域
[0003]本发明的示例性实施例涉及一种时钟发生电路。
【背景技术】
[0004]随着集成电路的操作速度增加,时钟功耗和速度瓶颈变成严重问题。为了解决此类问题,集成电路以低时钟速度操作,并且仅I/O电路以高速度操作。此外,集成电路使用具有多个相位的多个内部时钟。
[0005]例如,从外部时钟产生四个内部时钟,每个内部时钟具有90°的相位差。在I/O操作速度仍然高的同时,使用四个内部时钟进行以低速操作的内部操作来减轻内部操作速度问题。在内部电路的输入和输出时,通过四个内部时钟的序列化来进行I/O操作。
[0006]可以通过产生具有0°和90°相位的两个内部时钟以及产生具有180°和270°相位的两个内部时钟(其是前面两个内部时钟的反相版本)来形成具有多个相位的内部时钟。S卩,产生具有0°和180°相位的一对内部时钟,以及产生具有90°和270°相位的另一对内部时钟。内部时钟之间的相位关系应该被一直维持。
[0007]图1是示出用于产生具有四个不同相位的内部时钟CKl至CK4的时钟发生电路。在图1中,内部时钟CKl至CK4之中的每个相位差是90°。
[0008]参照图1,时钟发生电路可以包括D触发器DFFl和DFF2以及反相器Il和12。
[0009]第一 D触发器DFFl可以在参考时钟CK的上升边缘处将输入节点D的值输出到输出节点Q。当重置信号RSTB被使能时,第一 D触发器DFFl可以低禁用输出节点Q的信号。第一 D触发器DFFl的输出信号可以被反相器Il反相,并被输入到第一 D触发器DFFl的输入节点D。在这种情况下,从第一 D触发器DFFl的输出节点Q输出的时钟可以是具有0°相位的第一时钟CK1,而输入到第一 D触发器DFFl的输入节点D的时钟可以是具有180°相位的第三时钟CK3。
[0010]第二D触发器DFF2可以在参考反相时钟CKB的上升边缘处将输入节点D的值输出到输出节点Q。参考反相时钟CKB可以具有与时钟CK相反的相位。当参考重置信号RSTB被使能时,第二 D触发器DFF2可以低禁用输出节点Q的信号。输出到第二 D触发器DFF2的输出节点Q的信号可以由反相器12反相,并输入到第二 D触发器DFF2的输入节点D。在这种情况下,从第二 D触发器DFF2的输出节点Q输出的时钟可以是具有90°相位的第二时钟CK2,而输入到输入节点D的时钟可以是具有270°相位的第四时钟CK4。
[0011]为了使集成电路操作,由图1的时钟发生电路产生的第一时钟CKl至第四时钟CK4需要具有恒定的相位关系。
[0012]图2是示出可以在图1的时钟发生电路中出现的问题的示图。
[0013]如图2所示,假设在时间点A处,参考时钟CK和参考反相时钟CKB的占空比由于集成电路中产生的噪声而失真。在假设的情况下,失真使第一时钟CKl未在时间点Tl处触发。然而,第二时钟CK2已经在时间点T2处正确地转换,因此第一时钟CKl至第四时钟CK4具有图2中示出的失配的相位关系。S卩,第一时钟Ckl至第四时钟CK4具有90°相位、270°相位、0°相位和180°相位。在内部时钟CKl至CK4具有失配的相位关系的情况下,集成电路不能适当地操作。

【发明内容】

[0014]各种实施例针对一种能够在相位关系失真时恢复多个相位时钟之中的相位关系的时钟发生电路。
[0015]在实施例中,时钟发生电路可以包括:时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;以及重置控制单元,适用于比较第一时钟的相位与第二时钟的相位,并在第二时钟领先第一时钟时,控制时钟发生单元以禁用第二时钟和第二反相时钟一段时钟,然后使能第二时钟和第二反相时钟。
[0016]在实施例中,时钟发生电路可以包括:第一时钟发生单元,适用于产生第一时钟和具有与第一时钟相反的相位的第一反相时钟,当第一重置信号被使能时禁用第一时钟和第一反相时钟,以及当第一重置信号被禁用时使能第一时钟和第一反相时钟;第二时钟发生单元,适用于产生具有与第一时钟不同的相位的第二时钟和具有与第二时钟相反的相位的第二反相时钟,当第二重置信号被使能时禁用第二时钟和第二反相时钟,以及当第二重置信号被禁用时使能第二时钟和第二反相时钟;检测信号发生单元,适用于通过在第一时钟的边缘处检测第二时钟的逻辑值或第二反相时钟的逻辑值来产生检测信号;以及重置信号发生单元,适用于在检测信号被使能时,响应于参考重置信号来产生第一重置信号,以及响应于第一重置信号来产生第二重置信号。
[0017]在实施例中,时钟发生电路可以包括:第一 D触发器,适用于当第一重置信号被禁用时,在参考时钟的边缘处将通过第一输入节点输入的信号输出到第一输出节点,将第一输出节点的信号反相,以及将反相的信号反馈回第一输入节点;第二 D触发器,适用于当第二重置信号被禁用时,在具有与参考时钟相反的相位的参考反相时钟的边缘处将通过第二输入节点输入的信号输出到第二输出节点,将第二输出节点的信号反相,以及将反相的信号反馈回第二输入节点;第三D触发器,适用于当参考重置信号被禁用时,在第一输出节点的信号的边缘处将第二输入节点的信号或第二输出节点的信号输出作为检测信号;以及第四D触发器,适用于当检测信号被禁用时,在第一输出节点的信号具有预定逻辑值时,在参考时钟的边缘处输出第一重置信号作为第二重置信号。
[0018]在实施例中,时钟发生电路可以包括:时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;相位比较单元,适用于比较第一时钟的相位与第二时钟的相位;以及时钟传送单元,适用于根据基于比较结果的关系,传送第一时钟、第二时钟、第一反相时钟和第二反相时钟作为第一输出时钟至第四输出时钟。
[0019]在实施例中,时钟发生电路可以包括:第一时钟发生单元,适用于通过将参考时钟除以2来产生第一时钟,以及通过将第一时钟反相来产生第一反相时钟;第二时钟发生单元,适用于通过将具有与参考时钟相反的相位的参考反相时钟除以2来产生第二时钟,以及通过将第二时钟反相来产生第二反相时钟;检测单元,适用于在第一时钟的边缘处检测第二时钟的逻辑值或第二反相时钟的逻辑值;时钟传送单元,适用于根据基于比较结果的关系,传送第一时钟、第二时钟、第一反相时钟和第二反相时钟作为第一输出时钟至第四输出时钟。
【附图说明】
[0020]图1是示出用于产生具有四个不同相位的内部时钟的时钟发生电路的示图。
[0021]图2是示出可以在图1的时钟发生电路中出现的问题的示图。
[0022]图3是示出根据本发明的实施例的时钟发生电路的配置图。
[0023]图4是示出根据本发明的实施例的图3的时钟发生单元的配置图。
[0024]图5是示出根据本发明的实施例的重置控制单元的配置图。
[0025]图6是示出图3的时钟发生电路的初始化操作的示图。
[0026]图7是示出根据图3和图6的实施例的时钟发生电路的重置操作的示图。
[0027]图8是示出根据本发明的另一个实施例的时钟发生电路的配置图。
[0028]图9是示出图8的时钟传送单元的第一示例的配置图。
[0029]图10是示出图8的时钟传送单元的第二示例的配置图。
[0030]图11是示出包括图8和图9的时钟传送单元的第一示例的时钟发生电路的操作的示图。
[0031]图12是示出包括图8和图10的时钟传送单元的第二示例的时钟发生电路的操作的示图。
【具体实施方式】
[0032]以下将参照附图更详细地描述各种实施例。然而,本发明可以以不同形式实现,而不应解释为局限于本文所阐述的实施例。更确切地说,提供这些实施例使得本公开将是彻底的和完整的,这些实施例将向本领域技术人员完全传达本发明的范围。贯穿本公开,相同的附图标记在本发明的各种附图和实施例中始终指示相同的部分。
[0033]图3是示出根据本发明的实施例的时钟发生电路的配置图。
[0034]参照图3,时钟发生电路可以包括时钟发生单元310和重置控制单元320。
[0035]时钟发生单元310可以响应于参考时钟CK来产生第一时钟CKl和第一反相时钟CK3,以及响应于具有参考时钟CK的相反相位的参考反相时钟CKB来产生第二时钟CK2和第二反相时钟CK4。第一时钟CKl和第二时钟CK2以及第一反相时钟CK3和第二反相时钟CK4中的每对可以具有90°的相位差。第一时钟CKl可以具有0°相位,第二时钟CK2可以具有90°相位,第一反相时钟CK3可以具有180°相位,以及第二反相时钟CK4可以具有270°相位。
[0036]第一时钟CKl可以通过将参考时钟CK除以2来产生,第二时钟CK2可以通过将参考反相时钟CKB除以2来产生。通过2除法(2-divis1n),第一时钟CKl和第二时钟CK2可以具有参考时钟CK和参考反相时钟CKB的一半频率和两倍周期。
[0037]重置控制单元320可以控制时钟发生单元310的重置操作。重置操作可以禁用时钟CKl至CK4中的一个或更多个给定时间,使得目标时钟没有触发,然后恢复触发。
[0038]重置控制单元320可以比较第一时钟CKl的相位和第二时钟CK2的相位,并控制时钟发生单元310,使得第二时钟CK2和第二反相时钟CK4被禁用给定时间,然后当第二时钟CK2领先第一时钟CKl时被使能。重置控制单元320可以以若干方式比较第一时钟CKl和第二时钟CK2的相位。
[0039]例如,重置控制单元320可以通过在第一时钟CKl的上升边缘处检测第二时钟CK2的逻辑值来比较第一时钟CKl和第二时钟CK2的相位。当第一时钟CKl领先第二时钟CK2时,第二时钟CK2可以在第一时钟CKl的上升边缘处具有逻辑低值。当第二时钟CK2领先第一时钟CKl时,第二时钟CK2可以在第一时钟CKl的上升边缘处具有逻辑高值。因此,在后者的情况下,重置控制单元320可以对时钟发生单元310执行重置操作,使得第二时钟CK2和第二反相时钟CK4被禁用一段时间,然后被使能。
[0040]举另一个示例,重置控制单元320可以通过在第一时钟CKl的上升边缘处检测第二反相时钟CK4的逻辑值来比较第一时钟CKl的相位和第二时钟CK2的相位。如上所述,第二反相时钟CK4从第二时钟CK2反相。当第一时钟CKl领先第二时钟CK2时,第二反相时钟CK4在第一时钟CKl的上升边缘处具有逻辑高值。当第二时钟CK2领先第一时钟CKl时,第二反相时钟CK4的逻辑值可以在第一时钟CKl的上升边缘处具有逻辑低值。因此,在后者的情况下,重置控制单元320可以对时钟发生单元310执行重置操作,使得第二时钟CK2和第二反相时钟CK4被禁用给定时间,然后被再次使能。
[0041]此外,重置控制单元320可以通过各种方式来比较第一时钟CKl的相位和第二时钟CK2的相位,并根据比较结果来对时钟发生单元310执行重置操作。
[0042]当第一时钟CKl领先第二时钟CK2时,重置控制单元320可以控制时钟发生单元310,以保持第二时钟CK2和第二反相时钟CK4被使能。
[0043]参考重置信号RSTB可以在时钟发生电路的初始化之前保持高使能可以在时钟发生电路的初始化之前保持低使能,而在初始化操作期间和之后保持高禁用。参考重置信号RSTB可以在重置操作期间保持高禁用。在初始化操作期间,时钟发生电路可以被激活。在重置操作期间,时钟发生电路可以基于比较结果禁用第二时钟CK2和第二反相时钟CK4 一定时间量,然后使能它们以校正第一时钟CKl和第二时钟CK2之间的相位差的失配。
[0044]当参考重置信号RSTB在激活时钟发生电路时被禁用时,重置控制单元320可以控制时钟发生单元310,以在参考时钟CK的上升边缘处使能第一时钟CKl和第一反相时钟CK3,然后在参考反相时钟CKB的上升边缘处使能第二时钟CK2和第二反相时钟CK4。例如,在激活时钟发生电路时,包括时钟发生电路的集成电路被上电。在激活时钟发生电路时,时钟发生电路的所有第一时钟CKl至第四时钟CK4可以在它们的初始状态被禁用。在该示例中,参考重置信号RSTB是高禁用和低使能的信号。
[0045]重置控制单元320可以检测第一时钟CKl和第二时钟CK2之间的相位差的失配,并且可以通过基于检测结果禁用第二时钟CK2和第二反相时钟CK4给定时间来校正失配。
[0046]作为参考,第一时钟CKl可以领先第二时钟CK2 90°的相位,因为第一时钟CKl和第二时钟CK2分别通过参考时钟CK和参考反相时钟CKB的2除法来产生。因此,当第一时钟CKl的相位和第二时钟CK2的相位失配(即,第二时钟CK2领先第一时钟CKl 90° )时,重置控制单元320可以通过基于检测结果禁用第二时钟CK2和第二反相时钟CK4给定时间来校正第一时钟CKl和第二时钟CK2之间的相位差的失配(即,第一时钟CKl领先第二时钟 CK2 90。) ο
[0047]以下参照图4至图7描述图3的时钟发生电路的详细配置和操作。
[0048]图4是示出根据本发明的实施例的图3的时钟发生单元310的配置图。
[0049]参照图4,时钟发生单元310可以包括第一时钟发生单元410和第二时钟发生单元420。
[0050]第一时钟发生单元410可以在第一重置信号RSTlB被使能时禁用第一时钟CKl和第一反相时钟CK3,并且可以在第一重置信号RSTlB被禁用时使能第一时钟CKl和第一反相时钟CK3。第一重置信号RSTlB可以是高禁用和低使能的信号。当第一重置信号RSTlB被禁用时,第一时钟发生单元410可以通过参考时钟CK的2除法来产生第一时钟CKl,并且通过将第一时钟CKl反相来产生第一反相时钟CK3。当第一重置信号RSTlB被使能时,第一时钟发生单元410可以低禁用第一时钟CKl并高禁用第一反相时钟CK3。
[0051]第一时钟发生单元410可以包括第一 D触发器411和第一反相器412。当第一重置信号RSTlB被禁用时,第一 D触发器411可以在时钟CK的上升边缘处将第一输入节点Dl的逻辑值输出到第一输出节点Q1。第一输出节点Ql的信号可以通过第一反相器412反相,并输入到第一输入节点Dl。当第一重置信号RSTlB被使能时,第一 D触发器411可以低禁用第一输出节点Ql的信号,并且可以高禁用第一输入节点Dl的信号。作为参考,第一输出节点Ql的信号可以是第一时钟CK1,而第一输入节点Dl的信号可以是第一反相时钟CK3。
[0052]第二时钟发生单元420可以在第二重置信号RST2B被使能时禁用第二时钟CK2和第二反相时钟CK4,并在第二重置信号RST2B被禁用时使能第二时钟CK2和第二反相时钟CK4。类似于第一重置信号RST1B,第二重置信号RST2B可以是高禁用和低使能的信号。当第二重置信号RST2B被禁用时,第二时钟发生单元420可以通过参考反相时钟CKB的2除法来产生第二时钟CK2,并通过将第二时钟CK2反相来产生第二反相时钟CK4。当第二重置信号RST2B被使能时,第二时钟发生单元420可以高禁用第二时钟Ck2并低禁用第二反相时钟CK4。
[0053]第二时钟发生单元420可以包括第二 D触发器421和第二反相器422。当第二重置信号RST2B被禁用时,第二 D触发器421可以在参考反相时钟CKB的上升边缘处将第二输入节点D2的逻辑值输出到第二输出节点Q2。由第二输出节点Q2输出的信号可以由第二反相器422反相,然后输入到第二输入节点D2。当第二重置信号RST2B被使能时,第二 D触发器421可以高禁用第二输出节点Q2的信号,并且可以低禁用第二输入节点D2的信号。作为参考,第二输出节点Q2的信号可以是第二时钟CK2,而第二输入节点D2的信号可以是第二反相时钟CK4。
[0054]图5是示出根据本发明的实施例的重置控制单元320的配置图。
[0055]参照图5,重置控制单元320可以包括检测信号发生单元510和重置信号发生单元520。
[0056]检测信号发生单元510可以基于在第一时钟CKl的上升边缘处检测到的第二时钟CK2的逻辑值来产生检测信号DETB。当参考重置信号RSTB被使能时,检测信号发生单元510可以使能检测信号DETB。检测信号DETB可以是高禁用和低使能的信号。当参考重置信号RSTB被禁用时,检测信号发生单元510可以响应于第一时钟CKl的上升边缘处的高逻辑值的第二反相时钟CK4或低逻辑值的第二时钟CK2来高禁用检测信号DETB,并且可以响应于第一时钟CKl的上升边缘处的低逻辑值的第二反相时钟CK4或高逻辑值的第二时钟Ck2来低使能检测信号DETB。
[0057]检测信号发生单元510可以包括第三D触发器511,第三D触发器511用于在参考重置信号RSTB被使能时通过第三输出节点Q3输出低使能的检测信号DETB。当参考重置信号RSTB被禁用时,检测信号发生单元510可以在第一时钟CKl的上升边缘处将第三输入节点D3的逻辑值输出至第三输出节点Q3。第三输入节点D3的信号可以是从第二时钟CK2反相的第二反相时钟CK4,而第三输出节点Q3的信号可以是检测信号DETB。代替第二反相时钟CK4,检测信号发生单元510可以使用第二时钟CK2(其是第二反相时钟CK4的反相版本)作为到具有轻微修改的第三输入节点D3的输入。
[0058]重置信号发生单元520可以产生第一重置信号RSTlB和第二重置信号RST2B。当参考重置信号RSTB被高禁用时,重置信号发生单元520可以在时钟CK的上升边缘处高禁用第一重置信号RST1B。当参考重置信号RSTB被低使能时,重置信号发生单元520可以低使能第一重置信号RST1B。当检测信号DETB被低使能时,重置信号发生单元520可以低使能第二重置信号RST2B。当检测信号DETB被高禁用时,重置信号发生单元520可以在第一时钟CKl具有逻辑低值时在参考时钟CK的下降边缘处输出第一重置信号RSTlB作为第二重置信号RST2B。S卩,当第一重置信号RSTlB在第一时钟CKl具有逻辑低值时在参考时钟CK的下降边缘处被低使能时,重置信号发生单元520可以低使能第二重置信号RST2B,并且当第一重置信号RSTlB在第一时钟CKl具有逻辑低值时在参考时钟CK的下降边缘处被高禁用时,重置信号发生单元520可以高禁用第二重置信号RST2B。
[0059]重置信号发生单元520可以包括或非(NOR)门521以及第四D触发器522和第五D触发器523。NOR门521可以通过执行参考时钟CK和第一时钟CKl的NOR组合来产生释放信号RELEASE。释放信号RELEASE可以在第一时钟CKl具有逻辑低值时以参考时钟CK的相反相位触发,并且可以在第一时钟CKl具有逻辑高值时具有逻辑低值。释放信号RELEASE可以在第一时钟CKl具有逻辑低值时在参考时钟CK的上升边缘处具有下降边缘。
[0060]当检测信号DETB被低使能时,第四D触发器522可以低使能第四输出节点Q4的第二重置信号RST2B。当检测信号DETB被高禁用时,第四D触发器522可以在释放信号RELEASE的上升边缘处将第四输入节点D4的第一重置信号RSTlB的逻辑值输出到第四输出节点Q4作为第二重置信号RST2B。
[0061 ] 当参考重置信号RSTB被低使能时,第五D触发器523可以低使能第五输出节点Q5的第一重置信号RST1B。当参考重置信号RSTB被高禁用时,第五D触发器523可以在参考时钟CK的上升边缘处将第五输入节点D5的逻辑高值输出到第五输出节点Q5作为高禁用的第一重置信号RST1B。
[0062]图6是示出图3的时钟发生电路的初始化操作的示图。
[0063]参照图6,初始化操作可以从参考重置信号RSTB被低禁用时的时间点Tl开始。
[0064]在初始化操作之前,参考重置信号RSTB、第一重置信号RSTlB和第二重置信号RST2B被低使能。第一时钟CKl和第二时钟CK2被低禁用,而第一反相时钟CK3和第二反相时钟CK4被高禁用。检测信号DETB被低使能。
[0065]当参考重置信号RSTB被高禁用时,在跟随的参考时钟CK的上升边缘Rl处,第一重置信号RSTlB可以被高禁用。当第一重置信号RSTlB被高禁用时,第一时钟CKl和第二时钟CK3可以开始触发。当第一时钟CKl开始触发时,检测信号DETB可以在跟随的第一时钟CKl的上升边缘R2处被高禁用。
[0066]在使能第一时钟CKl之前,释放信号RELEASE具有参考CK的相反波形。在使能第一时钟CKl之后,释放信号RELEASE仅在第一时钟CKl具有逻辑低值的同时具有参考时钟CK相的反波形。
[0067]当检测信号DETB被高禁用时,在跟随的释放信号RELEASE的上升边缘R3处的第一重置信号RSTlB可以被输出作为第二重置信号RST2B。因此,第二重置信号RST2B可以被高禁用。当第二重置信号RST2B被高禁用时,第二时钟CK2和第四时钟CK4可以从跟随的参考反相时钟CKB的上升边缘R4开始触发。图6示出在第一时钟CKl具有逻辑低值时与参考时钟CK的下降边缘Fl相对应的释放信号RELEASE的上升边缘R3。
[0068]当初始化操作完成时,参考重置信号RSTB、第一重置信号RSTlB和第二重置信号RST2B可以全部被高禁用,以及第一时钟CKl至第四时钟CK4可以以90°的相位差触发。当检测信号DETB被高禁用时,第二重置信号RST2B在释放信号RELEASE的每个上升边缘处可以具有第一重置信号RSTlB的值。当检测信号DETB被低使能时,第二重置信号RST2B可以被低使能。释放信号RELEASE仅在第一时钟CKl具有逻辑低值时具有参考时钟CK的相反波形。
[0069]在初始化操作之后的正常操作期间,时钟发生电路可以继续产生具有校正的相位差的第一时钟CKl和第四时钟CK4。
[0070]图7是示出图3的时钟发生电路的重置操作的示图。
[0071]参考图7,假设由于特定时间点处的噪声而导致第一时钟CKl和第二时钟CK2的相位失真。图7示出其中根据相位失真第二时钟CK2领先第一时钟CKl 90°的相位量的示例。
[0072]检测信号DETB在时间点Tl处被低使能,因为第二时钟CK2 (或第二反相时钟CK4)的逻辑值在第一时钟CKl的上升边缘Rl处被检测为高(或低)。当检测信号DETB被低使能时,第一重置信号RST2B可以变成低使能,因此,第二时钟CK2和第二反相时钟CK4可以变成禁用以分别具有逻辑低值和逻辑高值。在禁用第二时钟CK2和第二反相时钟CK4期间,继续在第一时钟CKl的上升边缘处检测第二时钟CK2 (或第二反相时钟CK4)的逻辑值的操作。因此,当第二时钟CK2(或第二反相时钟CK4)的逻辑值在第一时钟CKl的上升边缘R2处被检测为低(或高)时,检测信号DETB在时间点T2处被高禁用。在检测信号DETB变成高禁用之后,高禁用(H)的第一重置信号RSTlB可以在释放信号RELEASE的第一上升边缘R3 (其在第一时钟CKl的逻辑低期间对应于参考时钟CK的下降边缘Fl)处被输出作为第二重置信号RST2B。因此,第二重置信号RST2B可以变成高禁用,而第二时钟CK2和第二反相时钟CK4可以再次变成使能。
[0073]因此,第一时钟CKl和第二时钟CK2之间的相位关系可以通过重置操作来恢复。
[0074]图8是示出根据本发明的另一个实施例的时钟发生电路的配置图。
[0075]参照图8,时钟发生电路可以包括时钟发生单元810、相位比较单元820、时钟传送单元830和重置信号发生单元840。
[0076]时钟发生单元810和相位比较单元820可以与参考图3至图7描述的时钟发生单元310和检测信号发生单元510相同。
[0077]除了重置信号发生单元840接收参考重置信号RSTB而不是相位比较单元820的检测信号DETB之外,重置信号发生单元840可以与参考图5至图7描述的重置信号发生单元520相同。
[0078]重置信号发生单元840可以产生第一重置信号RSTlB和第二重置信号RST2B。当参考重置信号RSTB被高禁用时,重置信号发生单元840可以在时钟CK的上升边缘处高禁用第一重置信号RST1B。当参考重置信号RSTB被低使能时,重置信号发生单元840可以低使能第一重置信号RST1B。当参考重置信号RSTB被低使能时,重置信号发生单元840可以低使能第二重置信号RST2B。当参考重置信号RSTB被高禁用时,重置信号发生单元840可以在第一时钟CKl具有逻辑低值时在参考时钟CK的下降边缘处输出第一重置信号RSTlB作为第二重置信号RST2B。S卩,当第一重置信号RSTlB在第一时钟CKl具有逻辑低值时在参考时钟CK的下降边缘处被低使能时,重置信号发生单元840可以低使能第二重置信号RST2B,并且当第一重置信号RSTlB在第一时钟CKl具有逻辑低值时在参考时钟CK的下降边缘处被高禁用时,重置信号发生单元840可以高禁用第二重置信号RST2B。
[0079]如上所述,参考重置信号RSTB可以在时钟发生电路的初始化操作之前保持低使能,而在初始化操作期间和之后保持高禁用。参考重置信号RSTB可以在重置操作期间保持高禁用。在初始化操作期间,时钟发生电路可以被激活。在重置操作期间,时钟发生电路可以基于比较结果禁用第二时钟CK2和第二反相时钟CK4 一定时间量,然后使能它们以便校正第一时钟CKl和第二时钟CK2之间的相位差的失配。
[0080]重置信号发生单元840可以包括NOR门841以及第四D触发器842和第五D触发器843。除了第四D触发器842接收参考重置信号RSTB而不是相位比较单元820的检测信号DETB之外,NOR门841以及第四D触发器842和第五D触发器843可以与参考图5至图7描述的NOR门521以及第四D触发器522和第五D触发器523相同。
[0081]当参考重置信号RSTB被低使能时,第四D触发器842可以低使能第四输出节点Q4的第二重置信号RST2B。当参考重置信号RSTB被高禁用时,第四D触发器842可以在释放信号RELEASE的上升边缘处将第四输入节点D4的第一重置信号RSTlB的逻辑值输出到第四输出节点Q4作为第二重置信号RST2B。
[0082]时钟传送单元830可以根据相位比较单元810的检测信号DETB来传送第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4作为第一输出时钟OCKl至第四输出时钟0CK4ο第一输出时钟OCKl至第四输出时钟0CK4可以具有90°的相位差。第一输出时钟OCKl可以具有0°相位,第二输出时钟0CK2可以具有90°相位,第三输出时钟0CK3可以具有180°相位,以及第四输出时钟0CK4可以具有270°相位。第一输出时钟OCKl至第四输出时钟0CK4可以分别表示具有校正的相位差的第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4。
[0083]当检测信号DETB被高禁用时(这意味着时钟CKl至CK4之中的校正的相位差),时钟传送单元830可以将第一时钟CKl输出作为第一输出时钟0CK1,可以将第二时钟CK2输出作为第二输出时钟0CK2,可以将第一反相时钟CK3输出作为第三输出时钟0CK3,以及可以将第二反相时钟CK4输出作为第四输出时钟CK4。当检测信号DETB被低使能时(这意味着时钟CKl至CK4之中的相位差的失真),时钟传送单元830可以输出分别表示具有校正的相位差的第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4的第一输出时钟OCKI至第四输出时钟0CK4。
[0084]下面将描述输出分别表不具有校正的相位差的第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4的第一输出时钟OCKl至第四输出时钟0CK4的各种方式之中的两个示例。示例假设相位差的失真使第二时钟CK2领先第一时钟CK190°的相位量。
[0085]在第一示例中,当检测信号DETB被低使能时,时钟传送单元830可以输出第一反相时钟CK3作为第一输出时钟0CK1,可以输出第二时钟CK2作为第二输出时钟0CK2,可以输出第一时钟CKl作为第三时钟0CK3,以及可以输出第二反相时钟CK4作为第四输出时钟0CK4。即,时钟传送单元830可以通过选择性地重新排序相位失真的时钟CKl至CK4来校正时钟CKl至CK4之中的相位差。因此,时钟传送单元830可以输出分别表示具有校正的相位差的第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4的第一输出时钟OCKI至第四输出时钟0CK4。
[0086]在第二示例中,当检测信号DETB被低使能时,时钟传送单元830可以输出第一时钟CKl作为第一输出时钟0CK1、可以输出第二反相时钟CK4作为第二输出时钟0CK2、可以输出第一反相时钟CK3作为第三输出时钟0CK3,以及可以输出第二时钟CK2作为第四输出时钟0CK4。即,类似于第一示例,时钟传送单元830可以通过选择性地重新排序相位失真的时钟CKl至CK4来校正时钟CKl至CK4之中的相位差。因此,时钟传送单元830可以输出分别表示具有校正的相位差的第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4的第一输出时钟OCKl至第四输出时钟0CK4。
[0087]时钟传送单元830可以通过基于第一时钟CKl的相位和第二时钟CK2的相位之间的比较结果而选择性地重新排序相位失真的时钟CKl至CK4来校正时钟CKl至CK4之中的相位差,使得第一输出时钟OCKl至第四输出时钟0CK4可以分别表不具有校正的相位差的第一时钟CK1、第二时钟CK2、第一反相时钟CK3和第二反相时钟CK4。
[0088]以下参考图9至图12来描述图8的时钟发生电路的详细配置和操作。
[0089]图9是示出图8的时钟传送单元830的第一示例的配置图。参照图9,时钟传送单元830可以包括第一传送单元910至第四传送单元940。
[0090]第一传送单元910可以在检测信号DETB被禁用时传送第一时钟CKl作为第一输出时钟0CK1,而在检测信号DETB被使能时传送第一反相时钟CK3作为第三输出时钟0CK3。第一传送单元910可以包括反相器IVl以及传递门(pass gate) PAl和PA2。
[0091]第二传送单元920可以传送第二时钟CK2作为第二输出时钟0CK2,而不管检测信号DETB的逻辑值如何。第二传送单元920可以包括反相器IV2以及传递门PA3和PA4。
[0092]第三传送单元930可以在检测信号DETB被禁用时传递第一反相时钟CK3作为第三输出时钟0CK3,并且在检测信号DETB被使能时传送第一时钟CKl作为第三输出时钟0CK3。第三传送单元930可以包括反相器IV3以及传递门PA5和PA6。
[0093]第四传送单元940可以传送第二反相时钟CK4作为第二输出时钟0CK4,而不管检测信号DETB的逻辑值如何。第四传送单元940可以包括反相器IV4以及传递门PA7和PA8。
[0094]图10是示出图8的时钟传送单元830的第二示例的配置图。参照图10,时钟传送单元830可以包括第一传送单元1010至第四传送单元1040。
[0095]第一传送单元1010可以传送第一时钟CKl作为第一输出时钟OCKl,而不管检测信号DETB的逻辑值如何。第一传送单元1010可以包括反相器IVl以及传递门PAl和PA2。
[0096]第二传送单元1020可以在检测信号DETB被禁用时传送第二时钟CK2作为第二输出时钟0CK2,并且在检测信号DETB被使能时传送第二反相时钟CK4作为第二输出时钟0CK2。第二传送单元1020可以包括反相器IV2以及传递门PA3和PA4。
[0097]第三传送单元1030可以传送第一反相时钟CK3作为第三输出时钟0CK3,而不管检测信号DETB的逻辑值如何。第三传送单元1030可以包括反相器IV3以及传递门PA5和PA6。
[0098]第四传送单元1040可以在检测信号DETB被禁用时传送第二反相时钟CK4作为第四输出时钟0CK4,并且在检测信号DETB被使能时传送第二时钟CK2作为第四输出时钟0CK4。第四传送单元1040可以包括反相器IV4和传递门PA7和PA8。
[0099]图11是示出包括图8和图9的时钟传送单元830的第一示例的时钟发生电路的操作的示图。
[0100]参照图11,在其中检测信号DETB被高禁用的阶段SECl期间,第一时钟CKl至第四时钟CK4可以被分别输出作为第一输出时钟OCKl至第四输出时钟0CK4,并且第一输出时钟OCKl至第四输出时钟0CK4可以维持相应的0°相位、90°相位、180°相位和270°相位。当第二时钟CK2和第四时钟CK4在Tl处由于时钟CK和参考反相时钟CKB的噪声而未转换时,第一输出时钟OCKl至第四输出时钟0CK4之间的相位关系可以失配。
[0101]在这种情况下,当第一时钟CKl和第二时钟CK2之间的失配的相位关系被检测到时,检测信号DETB可以被低使能。在其中检测信号DETB被低使能的阶段SEC2中,第一时钟CKl可以被输出作为第三输出时钟0CK3,第二时钟CK2可以被输出作为第二输出时钟0CK2,第一反相时钟CK3可以被输出作为第一输出时钟0CK1,以及第二反相时钟CK4可以被输出作为第四输出时钟0CK4。因此,第一输出时钟OCKl至第四输出时钟0CK4维持相应的0°相位、90°相位、180°相位和270°相位。
[0102]图12是示出包括图8和图10的时钟传送单元830的第二示例的时钟发生电路的操作的示图。
[0103]参照图12,在其中检测信号DETB被高禁用的阶段SECl中,第一时钟CKl至第四时钟CK4可以分别被输出作为第一输出时钟OCKl至第四输出时钟0CK4,并且第一输出时钟OCKl至第四输出时钟0CK4可以维持相应的0°相位、90°相位、180°相位和270°相位。当第二时钟CK2和第四时钟CK4在Tl处由于参考时钟CK和参考反相时钟CKB的噪声而未转换时,第一输出时钟OCKl至第四输出时钟0CK4之间的相位关系失配。
[0104]在这种情况下,当第一时钟CKl和第二时钟CK2之间的失配的相位关系被检测到时,检测信号DETB可以被低使能。在其中检测信号DETB被低使能的阶段SEC2中,第一时钟CKl可以被输出为第一输出时钟0CK1,第二时钟CK2可以被输出为第四输出时钟0CK4,第一反相时钟CK3可以被输出为第三输出时钟0CK3,以及第二反相时钟CK4可以被输出作为第二输出时钟0CK2。因此,第一输出时钟OCKl至第四输出时钟0CK4维持相应的0°相位、90°相位、180°相位和270°相位。
[0105]在该技术中,时钟发生电路执行具有多个相位的时钟的相位之间的比较,并初始化一些时钟,或者当相位的顺序与所想要的顺序不同时改变一些时钟的顺序。因此,尽管其由于噪声已经被扰乱,但具有多个相位的时钟的相位的顺序可以被如所期望地维持。
[0106]虽然为了说明的目的已经描述了各种实施例,但是对于本领域技术人员来说明显的是,在不脱离如所附权利要求限定的本发明的精神和范围的情况下,可以做出各种变型和修改。
[0107]通过以上实施例可见,本申请可以提供以下技术方案。
[0108]技术方案1.一种时钟发生电路,包括:
[0109]时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;以及
[0110]重置控制单元,适用于比较第一时钟的相位与第二时钟的相位,并且当第二时钟领先第一时钟时,控制时钟发生单元以禁用第二时钟和第二反相时钟,然后使能第二时钟和第二反相时钟。
[0111]技术方案2.根据技术方案I所述的时钟发生电路,其中:
[0112]第一时钟通过将参考时钟除以2而产生,以及
[0113]第二时钟通过将具有与参考时钟相反的相位的参考反相时钟除以2而产生。
[0114]技术方案3.根据技术方案I所述的时钟发生电路,其中,重置控制单元控制时钟发生单元以在第二时钟在第一时钟的边缘处具有第一逻辑值时,禁用第二时钟和第二反相时钟,然后使能第二时钟和第二反相时钟。
[0115]技术方案4.根据技术方案I所述的时钟发生电路,其中,重置控制单元控制时钟发生单元以在第二反相时钟在第一时钟的边缘处具有第一逻辑值时,禁用第二时钟和第二反相时钟,然后使能第二时钟和第二反相时钟。
[0116]技术方案5.根据技术方案I所述的时钟发生电路,其中,时钟发生单元产生第一时钟和第二时钟以及第一反相时钟和第二反相时钟,使得第二时钟落后于第一时钟90°的相位量,第一反相时钟落后于第二时钟90°的相位量,以及第二反相时钟落后于第一反相时钟90°的相位量。
[0117]技术方案6.根据技术方案2所述的时钟发生电路,
[0118]其中,在初始化期间,重置控制单元控制时钟发生单元以在参考时钟的边缘处使能第一时钟和第一反相时钟,以及
[0119]其中,在初始化期间,在第一时钟和第一反相时钟被使能之后,重置控制单元控制时钟发生单元以在参考反相时钟的边缘处使能第二时钟和第二反相时钟。
[0120]技术方案7.—种时钟发生电路,包括:
[0121]第一时钟发生单元,适用于产生第一时钟和具有与第一时钟相反的相位的第一反相时钟,当第一重置信号被使能时禁用第一时钟和第一反相时钟,以及当第一重置信号被禁用时使能第一时钟和第一反相时钟;
[0122]第二时钟发生单元,适用于产生具有与第一时钟不同的相位的第二时钟和具有与第二时钟相反的相位的第二反相时钟,当第二重置信号被使能时禁用第二时钟和第二反相时钟,以及当第二重置信号被禁用时使能第二时钟和第二反相时钟;
[0123]检测信号发生单元,适用于通过在第一时钟的边缘处检测第二时钟和第二反相时钟的逻辑值来产生检测信号;以及
[0124]重置信号发生单元,适用于在检测信号被使能时,响应于参考重置信号来产生第一重置信号,以及响应于第一重置信号来产生第二重置信号。
[0125]技术方案8.根据技术方案7所述的时钟发生电路,其中:
[0126]第一时钟通过将参考时钟除以2而产生,以及
[0127]第二时钟通过将具有与参考时钟相反的相位的参考反相时钟除以2而产生。
[0128]技术方案9.根据技术方案7所述的时钟发生电路,其中:
[0129]当第一重置信号被使能时,第一时钟发生单元将第一时钟禁用为第一逻辑值并将第一反相时钟禁用为第二逻辑值,以及
[0130]当第二重置信号被使能时,第二时钟发生单元将第二时钟禁用为第一逻辑值并将第二反相时钟禁用为第二逻辑值。
[0131]技术方案10.根据技术方案7所述的时钟发生电路,
[0132]其中,当参考重置信号被使能时,检测信号发生单元使能检测信号,以及
[0133]其中,当参考重置信号被禁用时,检测信号发生单元在检测到的第二时钟的逻辑值是第一逻辑值时使能检测信号,而在检测到的第二时钟的逻辑值是第二逻辑值时禁用检测信号。
[0134]技术方案11.根据技术方案7所述的时钟发生电路,
[0135]其中,当参考重置信号被使能时,检测信号发生单元使能检测信号,以及
[0136]其中,当参考重置信号被禁用时,检测信号发生单元在检测到的第二反相时钟的逻辑值是第一逻辑值时使能检测信号,而在检测到的第二反相时钟的逻辑值是第二逻辑值时禁用检测信号。
[0137]技术方案12.根据技术方案7所述的时钟发生电路,
[0138]其中,当参考重置信号被使能时,重置信号发生单元使能第一重置信号,以及
[0139]其中,当参考重置信号被禁用时,重置信号发生单元在参考时钟的边缘处禁用第一重置信号。
[0140]技术方案13.根据技术方案12所述的时钟发生电路,
[0141]其中,当检测信号被使能时,重置信号发生单元使能第二重置信号,以及
[0142]其中,当检测信号被禁用时,重置信号发生单元在第一时钟具有预定逻辑值时输出第一重置信号作为第二重置信号。
[0143]技术方案14.一种时钟发生电路,包括:
[0144]第一 D触发器,适用于当第一重置信号被禁用时在参考时钟的边缘处将通过第一输入节点输入的信号输出到第一输出节点,将第一输出节点的信号反相,以及将反相的信号反馈回第一输入节点;
[0145]第二 D触发器,适用于当第二重置信号被禁用时在具有与参考时钟相反的相位的参考反相时钟的边缘处将通过第二输入节点输入的信号输出到第二输出节点,将第二输出节点的信号反相,以及将反相的信号反馈回第二输入节点;
[0146]第三D触发器,适用于当参考重置信号被禁用时,在第一输出节点的信号的边缘处,将第二输入节点的信号或第二输出节点的信号输出作为检测信号;以及
[0147]第四D触发器,适用于当检测信号被禁用时,在第一输出节点的信号具有预定逻辑值时,在参考时钟的边缘处,输出第一重置信号作为第二重置信号。
[0148]技术方案15.根据技术方案14所述的时钟发生电路,还包括:第五D触发器,适用于当参考重置信号被禁用时,在参考时钟的边缘处输出预定逻辑值作为第一重置信号。
[0149]技术方案16.根据技术方案14所述的时钟发生电路,其中,当参考重置信号被禁用时,第三D触发器输出第二输入节点的具有第一逻辑值的信号作为禁用的检测信号,以及输出第二输入节点的具有第二逻辑值的信号作为使能的检测信号。
[0150]技术方案17.根据技术方案14所述的时钟发生电路,其中,当参考重置信号被禁用时,第三D触发器输出第二输出节点的具有第一逻辑值的信号作为禁用的检测信号,以及输出第二输出节点的具有第二逻辑值的信号作为使能的检测信号。
[0151]技术方案18.根据技术方案14所述的时钟发生电路,其中:
[0152]当第一重置信号被使能时,第一 D触发器禁用第一输出节点的信号,以及
[0153]当第二重置信号被使能时,第二 D触发器禁用第二输出节点的信号。
[0154]技术方案19.根据技术方案15所述的时钟发生电路,其中,当参考重置信号被使能时,第五D触发器使能第一重置信号。
[0155]技术方案20.—种时钟发生电路,包括:
[0156]时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;
[0157]相位比较单元,适用于比较第一时钟的相位与第二时钟的相位;以及
[0158]时钟传送单元,适用于根据基于比较结果的关系,传送第一时钟、第二时钟、第一反相时钟和第二反相时钟作为第一输出时钟至第四输出时钟。
[0159]技术方案21.根据技术方案20的时钟发生单元,
[0160]其中,当第一时钟领先第二时钟时,时钟传送单元传送第一时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一反相时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟,
[0161]其中,当第二时钟领先第一时钟时,时钟传送单元传送第一反相时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟。
[0162]技术方案22.根据技术方案20所述的时钟发生电路,
[0163]其中,当第一时钟领先第二时钟时,时钟传送单元传送第一时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一反相时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟,
[0164]当第二时钟领先第一时钟时,时钟传送单元传送第一时钟作为第一输出时钟,传送第二反相时钟作为第二输出时钟,传送第一反相时钟作为第三输出时钟,以及传送第二时钟作为第四输出时钟。
[0165]技术方案23.根据技术方案20所述的时钟发生单元,其中,时钟发生单元产生第一输出时钟到第四输出时钟,使得第二输出时钟落后于第一输出时钟90°的相位量,第三输出时钟落后于第二输出时钟90°的相位量,以及第四输出时钟落后于第三输出时钟90°的相位量。
[0166]技术方案24.—种时钟发生电路,包括:
[0167]第一时钟发生单元,适用于通过将参考时钟除以2来产生第一时钟,以及通过将第一时钟反相来产生第一反相时钟;
[0168]第二时钟发生单元,适用于通过将具有与参考时钟相反的相位的参考反相时钟除以2来产生第二时钟,以及通过将第二时钟反相来产生第二反相时钟;
[0169]检测单元,适用于在第一时钟的边缘处检测第二时钟的逻辑值或第二反相时钟的逻辑值;
[0170]时钟传送单元,适用于根据基于比较结果的关系,传送第一时钟、第二时钟、第一反相时钟和第二反相时钟作为第一输出时钟到第四输出时钟。
[0171]技术方案25.根据技术方案24所述的时钟发生单元,其中:
[0172]检测单元在第一时钟的边缘处检测第二时钟的逻辑值,
[0173]当检测到的逻辑值是第一逻辑值时,时钟传送单元传送第一时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一反相时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟,以及
[0174]当检测到的逻辑值是第二逻辑值时,时钟传送单元传送第一反相时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟。
[0175]技术方案26.根据技术方案24所述的时钟发生电路,其中:
[0176]检测单元在第一时钟的边缘处检测第二反相时钟的逻辑值,
[0177]当检测到的逻辑值是第一逻辑值时,时钟传送单元传送第一时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一反相时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟,以及
[0178]当检测到的逻辑值是第二逻辑值时,时钟传送单元传送第一反相时钟作为第一输出时钟,传送第二时钟作为第二输出时钟,传送第一时钟作为第三输出时钟,以及传送第二反相时钟作为第四输出时钟。
[0179]技术方案27.根据技术方案24所述的时钟发生电路,其中,时钟发生单元产生第一输出时钟至第四输出时钟,使得第二输出时钟落后于第一输出时钟90°的相位量,第三输出时钟落后于第二输出时钟90°的相位量,以及第四输出时钟落后于第三输出时钟90°的相位量。
【主权项】
1.一种时钟发生电路,包括: 时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;以及 重置控制单元,适用于比较第一时钟的相位与第二时钟的相位,并且当第二时钟领先第一时钟时,控制时钟发生单元以禁用第二时钟和第二反相时钟,然后使能第二时钟和第二反相时钟。2.根据权利要求1所述的时钟发生电路,其中: 第一时钟通过将参考时钟除以2而产生,以及 第二时钟通过将具有与参考时钟相反的相位的参考反相时钟除以2而产生。3.根据权利要求1所述的时钟发生电路,其中,重置控制单元控制时钟发生单元以在第二时钟在第一时钟的边缘处具有第一逻辑值时,禁用第二时钟和第二反相时钟,然后使能第二时钟和第二反相时钟。4.根据权利要求1所述的时钟发生电路,其中,重置控制单元控制时钟发生单元以在第二反相时钟在第一时钟的边缘处具有第一逻辑值时,禁用第二时钟和第二反相时钟,然后使能第二时钟和第二反相时钟。5.根据权利要求1所述的时钟发生电路,其中,时钟发生单元产生第一时钟和第二时钟以及第一反相时钟和第二反相时钟,使得第二时钟落后于第一时钟90°的相位量,第一反相时钟落后于第二时钟90°的相位量,以及第二反相时钟落后于第一反相时钟90°的相位量。6.根据权利要求2所述的时钟发生电路, 其中,在初始化期间,重置控制单元控制时钟发生单元以在参考时钟的边缘处使能第一时钟和第一反相时钟,以及 其中,在初始化期间,在第一时钟和第一反相时钟被使能之后,重置控制单元控制时钟发生单元以在参考反相时钟的边缘处使能第二时钟和第二反相时钟。7.—种时钟发生电路,包括: 第一时钟发生单元,适用于产生第一时钟和具有与第一时钟相反的相位的第一反相时钟,当第一重置信号被使能时禁用第一时钟和第一反相时钟,以及当第一重置信号被禁用时使能第一时钟和第一反相时钟; 第二时钟发生单元,适用于产生具有与第一时钟不同的相位的第二时钟和具有与第二时钟相反的相位的第二反相时钟,当第二重置信号被使能时禁用第二时钟和第二反相时钟,以及当第二重置信号被禁用时使能第二时钟和第二反相时钟; 检测信号发生单元,适用于通过在第一时钟的边缘处检测第二时钟和第二反相时钟的逻辑值来产生检测信号;以及 重置信号发生单元,适用于在检测信号被使能时,响应于参考重置信号来产生第一重置信号,以及响应于第一重置信号来产生第二重置信号。8.—种时钟发生电路,包括: 第一 D触发器,适用于当第一重置信号被禁用时在参考时钟的边缘处将通过第一输入节点输入的信号输出到第一输出节点,将第一输出节点的信号反相,以及将反相的信号反馈回第一输入节点; 第二 D触发器,适用于当第二重置信号被禁用时在具有与参考时钟相反的相位的参考反相时钟的边缘处将通过第二输入节点输入的信号输出到第二输出节点,将第二输出节点的信号反相,以及将反相的信号反馈回第二输入节点; 第三D触发器,适用于当参考重置信号被禁用时,在第一输出节点的信号的边缘处,将第二输入节点的信号或第二输出节点的信号输出作为检测信号;以及 第四D触发器,适用于当检测信号被禁用时,在第一输出节点的信号具有预定逻辑值时,在参考时钟的边缘处,输出第一重置信号作为第二重置信号。9.一种时钟发生电路,包括: 时钟发生单元,适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟;相位比较单元,适用于比较第一时钟的相位与第二时钟的相位;以及时钟传送单元,适用于根据基于比较结果的关系,传送第一时钟、第二时钟、第一反相时钟和第二反相时钟作为第一输出时钟至第四输出时钟。10.一种时钟发生电路,包括: 第一时钟发生单元,适用于通过将参考时钟除以2来产生第一时钟,以及通过将第一时钟反相来产生第一反相时钟; 第二时钟发生单元,适用于通过将具有与参考时钟相反的相位的参考反相时钟除以2来产生第二时钟,以及通过将第二时钟反相来产生第二反相时钟; 检测单元,适用于在第一时钟的边缘处检测第二时钟的逻辑值或第二反相时钟的逻辑值; 时钟传送单元,适用于根据基于比较结果的关系,传送第一时钟、第二时钟、第一反相时钟和第二反相时钟作为第一输出时钟到第四输出时钟。
【文档编号】H03K3/02GK105958973SQ201510634298
【公开日】2016年9月21日
【申请日】2015年9月29日
【发明人】崔海郎, 金龙珠, 权大汉, 姜信德
【申请人】爱思开海力士有限公司
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