基于fpga时钟的电源信号转换电路的制作方法
【专利摘要】基于FPGA时钟的电源信号转换电路，本发明涉及电源开关技术领域，其旨在解决现有技术存在谐波失真，电磁噪声，其基准扫描时钟实现成本高，其电源输出波形抖动、畸变且额定工作频率范围受限制等技术问题。本发明主要包括第一扫描脉冲发生器；场效应管及其寄生电容补偿电路，第一扫描脉冲发生器控制场效应管的工作状态；第二扫描脉冲发生器；自适应斩波电路，第二扫描脉冲发生器控制自适应斩波电路的工作状态；变压器，其一次绕组连接电源和场效应管且其二次绕组连接自适应斩波电路。本发明用于改进电源开关电路。
【专利说明】
基于FPGA时钟的电源信号转换电路
技术领域
[0001]本发明涉及电源开关技术领域，具体涉及基于FPGA时钟的电源信号转换电路。
【背景技术】
[0002]目前，一般地，采用隔离器来用于保护电源，现有技术采用电容电感滤波，虽然对隔离器产生的抖动有所消除，但是引入电容电感的同时会引入EMI噪声，如果频率接近，会进一步使得隔离器输出发生一定的畸变，从而引入系统噪声，这一抖动主要是通过隔离器后波形尾部的畸变;对于还未通过隔离器时，由于寄生电容和非线性元件的使用，造成电源输入端的波形头部有谐波失真，通过隔离器后会进一步放大，降低整个电源的输出质量;在高频时钟扫描情况下，使用光耦器件将严重限制检测电路的额定工作频率，随之是其通用性。在FPGA实现的数字电路中都是采用一块单独的时钟芯片提供数字电路工作必须的时钟基准，这不仅增加了电路的的复杂程度也增加了生产成本。
【发明内容】
[0003]针对上述现有技术，本发明目的在于提供基于FPGA时钟的电源信号转换电路，其旨在解决现有技术存在谐波失真，电磁噪声，其基准扫描时钟实现成本高，其电源输出波形抖动、畸变且额定工作频率范围受限制等技术问题。
[0004]为达到上述目的，本发明采用的技术方案如下:
[0005]基于FPGA时钟的电源信号转换电路，包括第一电源，还包括第一扫描脉冲发生器；场效应管及其寄生电容补偿电路，场效应管连接第一电源，第一扫描脉冲发生器控制场效应管的工作状态;第二扫描脉冲发生器；自适应斩波电路，第二扫描脉冲发生器控制自适应斩波电路的工作状态，自适应斩波电路输出端连接有施密特触发器，施密特触发器的输出信号作为低噪电源;变压器，其一次绕组连接第一电源和场效应管且其二次绕组连接自适应斩波电路。
[0006]上述方案中，所述的第二扫描脉冲发生器，包括基准时钟发生器、基于FPGA的时钟单位计数器、基于FPGA的读写控制器;所述时钟单位计数器上具有计数脉冲输入端与进位使能输出端;所述基准时钟发生器与时钟单位计数器的计数脉冲输入端连接;读写控制器为时钟单位计数器的读写接口；所述时钟单位计数器的进位使能输出端作为时钟脉冲输出端;所述的基准时钟发生器输出的脉冲信号频率为80MHz，时钟单位计时器包括最小时间计数器、微秒计数器、10微秒计数器和0.1毫秒计数器;所述基准时钟发生器与最小时间计数器的计数脉冲输入端连接，最小时间计数器的进位使能输出端输出周期为I微秒的脉冲信号。
[0007]上述方案中，所述的场效应管及其寄生电容补偿电路，场效应管，其栅极连接第一扫描脉冲发生器的输出端且源极通过第一电阻接地;第一二极管，其低电端连接场效应管的漏极且高电端接地;第二电容，其一端连接场效应管的漏极且另一端接地;第二二极管，其低电端连接场效应管的源极且高电端接地;第一二极管、第二电容和第二二极管构成寄生电容补偿电路。
[0008]上述方案中，所述的自适应斩波电路，包括第一三极管，其集电极连接变压器的二次绕组;第二三极管，其集电极连接变压器的二次绕组;第三三极管，其集电极连接第二三极管的发射极;第四三极管，其发射极连接第一三极管的发射极且集电极连接第三三极管的发射极;第三三极管的集电极和第四三极管的发射极连接至施密特触发器UST的输入端；第二电阻，其一端连接变压器Tl的二次绕组且另一端连接第三三极管的发射极;第三电阻，其一端连接变压器的二次绕组且另一端连接第三三极管的发射极;脉冲自适应电路，连接第一三极管、第二三极管、第三三极管和第四三极管。
[0009]上述方案中，所述的脉冲自适应电路，包括第二电源;第四电阻、第五电阻构成第一分压器;第五三极管，其基极连接第二扫描脉冲发生器、集电极连接第二电源且发射极连接第一分压器;第六电阻、第七电阻构成第二分压器，第二分压器串联第一分压器并接地；第一比较器，其输入端连接第一分压器和施密特触发器的输入端;第二比较器，其输入端连接第二分压器和施密特触发器的输入端;RS触发器，其S端连接第一比较器的输出端且R端连接第二比较器的输出端;单稳态触发器，其输入端连接RS触发器的输出端;第一分压器连接第三三极管的发射极和第四三极管的集电极;单稳态触发器的高电输出端Q连接第一三极管的基极和第二三极管的基极且其低电输出端?Q连接第三三极管的基极和第四三极管的基极。
[0010]上述方案中，所述的脉冲自适应电路，还包括反相器，第五三极管通过反相器连接第二扫描脉冲发生器。
[0011 ]上述方案中，所述的反相器，包括输入端、输出端、PMOS晶体管以及NMOS晶体管，其中，所述PMOS晶体管的源极连接电源，所述WOS晶体管的源极接地，所述WOS晶体管的栅极连接到所述输入端，所述PMOS晶体管的漏极和所述匪OS晶体管的漏极均连接到所述输出端;还包括升压元件，所述升压元件连接在所述输入端和所述PMOS晶体管的栅极之间。
[0012]与现有技术相比，本发明的有益效果:提供性能可靠、可控制的时钟;减小电源输入端的谐波失真;提供了无电容电感的电源开关滤波，显著降低了电源输出端的噪声，提供高可靠性和通用性;电源开关工作频率范围显著扩大。
【附图说明】
[0013]图1为本发明的具体电路图；
[0014]图2显示的是第二扫描脉冲发生器的信号接口。
【具体实施方式】
[0015]本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
[0016]下面结合附图对本发明做进一步说明:
[0017]实施例1
[0018]所述的三极管Q4、三极管Q5、三极管Q6、三极管Q7作为自适应脉冲开关，通过其中的自适应电路完成脉冲尾部畸变斩波，其时间窗口由变压器Tl输出脉冲自身长度决定;考虑到本发明高频工作特性，所述三极管，包括壳体和半导体三极管管芯、发射极、基极和集电极，所述基极串接一个设于壳体内的热敏电阻芯片，该热敏电阻贴粘在壳体的内端，所述的壳体外端设置有由散热面和散热贴面组成的所述散热片，所述散热面错位叠置在散热贴面上方，所述散热面上安装所述壳体，壳体通过螺钉与散热面相连，所述的壳体与铜质散热面之间设有绝缘导热硅胶垫片，所述的散热贴面端面呈均匀分布的波浪状;半导体芯片所产生的热量经绝缘导热硅胶垫片传入散热面中，由散热面散发热量，由于散热贴面的端面呈波浪状，其实际面积比一般平面的面积要大许多，可进一步的提供散热，保证三极管功能的稳定性，让其作为开关稳定性高。
[0019]实施例2
[0020]基于实施例1，所述的脉冲自适应电路，包括第二电源VCC;第四电阻R9、第五电阻RlO构成第一分压器;第五三极管U2A，其基极连接第二扫描脉冲发生器、集电极连接第二电源VCC且发射极连接第一分压器;第六电阻Rll、第七电阻R12构成第二分压器，第二分压器串联第一分压器并接地;第一比较器U3，其输入端连接第一分压器和施密特触发器UST的输入端;第二比较器U4，其输入端连接第二分压器和施密特触发器UST的输入端;RS触发器U8，其S端连接第一比较器U3的输出端且R端连接第二比较器U4的输出端；单稳态触发器U6，其输入端连接RS触发器U8的输出端;第一分压器连接第三三极管Q6的发射极和第四三极管Q7的集电极;单稳态触发器U6的高电输出端Q连接第一三极管Q4的基极和第二三极管Q5的基极且其低电输出端?Q连接第三三极管Q6的基极和第四三极管Q7的基极。
[0021]硬件出现未知的异变，技术的进步只是选用标准的参考。但是出于改劣发明，或者成本考量，仅仅从实用性的技术方案选择。
[0022]实施例3
[0023]所述的第二脉冲发生器，利用FPGA实现，结构简单，只要包括基准时钟发生器、时钟单位计数器、读写控制器便可实现计时、时间擦除、时间修改功能;所述时钟单位计数器上具有计数脉冲输入端与进位使能输出端;所述基准时钟发生器与时钟单位计数器的计数脉冲输入端连接;读写控制器为时钟单位计数器的读写接口；所述时钟单位计数器的进位使能输出端还作为时钟脉冲输出端。还对外提供基准时钟输入端口 1、时钟使能信号输入端口2、工作指示信号端口7。基准时钟信号输入端口 I便于所述时钟基准发生器的接入。时钟使能信号输入端口 2接收低有效的电平信号，当其输入信号为低电平时使能整个第二扫描脉冲发生器，否则第二扫描脉冲发生器不工作，其一般为配合读写信号来对时钟单位计数器进行操作。工作指示信号端口 7可以和LED连接，提供第二扫描脉冲发生器的工作指示。对于某些外部设备需要提供脉冲中断信号，这里提供一个脉冲中断信号输出端8，脉冲中断信号输出端8可以根据需要方便设计为与纳秒、微秒、毫秒等各种时钟单位计数器的进位使能输出端连接，输出秒、分或时等时间脉冲中断信号。同时，脉冲中断信号输出端还可以作为时钟脉冲输出端，输出周期为I微秒、10微秒等时钟脉冲信号。
[0024]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何属于本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
【主权项】
1.基于FPGA时钟的电源信号转换电路，包括第一电源VDD，其特征在于，还包括 第一扫描脉冲发生器； 场效应管Q3及其寄生电容补偿电路，场效应管Q3连接第一电源VDD，第一扫描脉冲发生器控制场效应管Q3的工作状态； 第二扫描脉冲发生器，包括基准时钟发生器、基于FPGA的时钟单位计数器、基于FPGA的读写控制器;时钟单位计数器上具有计数脉冲输入端与进位使能输出端;基准时钟发生器与时钟单位计数器的计数脉冲输入端连接;读写控制器为时钟单位计数器的读写接口 ；时钟单位计数器的进位使能输出端作为时钟脉冲输出端； 自适应斩波电路，第二扫描脉冲发生器控制自适应斩波电路的工作状态，自适应斩波电路输出端连接有施密特触发器UST，施密特触发器UST的输出信号作为低噪电源VSOR; 变压器TI，其一次绕组连接第一电源VDD和场效应管Q3且其二次绕组连接自适应斩波电路。2.根据权利要求1所述的基于FPGA时钟的电源信号转换电路，其特征在于，所述的场效应管Q3及其寄生电容补偿电路， 场效应管Q3，其栅极连接第一扫描脉冲发生器的输出端且源极通过第一电阻R4接地； 第一二极管Dl，其低电端连接场效应管Q3的漏极且高电端接地； 第二电容C2，其一端连接场效应管Q3的漏极且另一端接地； 第二二极管D2，其低电端连接场效应管Q3的源极且高电端接地； 第一二极管D1、第二电容C2和第二二极管D2构成寄生电容补偿电路。3.根据权利要求1所述的基于FPGA时钟的电源信号转换电路，其特征在于，所述的自适应斩波电路，包括 第一三极管Q4，其集电极连接变压器TI的二次绕组； 第二三极管Q5，其集电极连接变压器TI的二次绕组； 第三三极管Q6，其集电极连接第二三极管Q5的发射极； 第四三极管Q7，其发射极连接第一三极管Q4的发射极且集电极连接第三三极管Q6的发射极； 第三三极管Q6的集电极和第四三极管Q7的发射极连接至施密特触发器UST的输入端； 第二电阻R7，其一端连接变压器Tl的二次绕组且另一端连接第三三极管Q6的发射极； 第三电阻R8，其一端连接变压器Tl的二次绕组且另一端连接第三三极管Q6的发射极； 脉冲自适应电路，连接第一三极管Q4、第二三极管Q5、第三三极管Q6和第四三极管Q7。4.根据权利要求3所述的基于FPGA时钟的电源信号转换电路，其特征在于，所述的脉冲自适应电路，包括第二电源VCC ； 第四电阻R9、第五电阻RlO构成第一分压器； 第五三极管U2A，其基极连接第二扫描脉冲发生器、集电极连接第二电源VCC且发射极连接第一分压器； 第六电阻R11、第七电阻R12构成第二分压器，第二分压器串联第一分压器并接地； 第一比较器U3，其输入端连接第一分压器和施密特触发器UST的输入端； 第二比较器U4，其输入端连接第二分压器和施密特触发器UST的输入端； RS触发器U8，其S端连接第一比较器U3的输出端且R端连接第二比较器U4的输出端； 单稳态触发器U6，其输入端连接RS触发器U8的输出端； 第一分压器连接第三三极管Q6的发射极和第四三极管Q7的集电极； 单稳态触发器U6的高电输出端Q连接第一三极管Q4的基极和第二三极管Q5的基极且其低电输出端?Q连接第三三极管Q6的基极和第四三极管Q7的基极。5.根据权利要求1所述的基于FPGA时钟的电源信号转换电路，其特征在于，所述的基准时钟发生器输出的脉冲信号频率为80MHz，时钟单位计时器包括最小时间计数器、微秒计数器、10微秒计数器和0.1毫秒计数器;所述基准时钟发生器与最小时间计数器的计数脉冲输入端连接，最小时间计数器的进位使能输出端输出周期为I微秒的脉冲信号。
【文档编号】H03K5/135GK106026995SQ201610380438
【公开日】2016年10月12日
【申请日】2016年5月31日
【发明人】张凯胜, 刘华, 吴小莉
【申请人】成都众孚理想科技有限公司